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公开(公告)号：CN106971758A
公开(公告)日：2017-07-21
申请号：CN201610991835.7
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G06F11/1068 , G06F3/0619 , G06F3/064 , G06F3/0679 , G11C29/52 , G11C29/70 , G11C2029/0409 , G11C2029/0411 , G11C29/42
Abstract: 公开了半导体存储装置、存储系统以及操作存储系统的方法。半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行ECC解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。
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公开(公告)号：CN106205663A
公开(公告)日：2016-12-07
申请号：CN201610381950.2
申请日：2016-06-01
Applicant: 三星电子株式会社
CPC classification number: G06F11/1068 , G06F11/1048 , G11C29/02 , G11C29/42 , G11C29/52 , H03M13/05 , H03M13/1575 , G11C7/10 , G11C29/56008
Abstract: 公开了半导体存储器设备、存储器系统及错误校正的方法。半导体存储器设备能够在半导体存储器设备外部检测半导体存储器设备中生成的误校正比特。所述半导体存储器设备可以基于从外部接收到的第一数据生成第一检查比特；将包括第一数据和第一检查比特的纠错码(ECC)码字划分到多个ECC码字组；以及将由包括在第一ECC码字组中的错误比特所引起的误校正比特布置在另一ECC码字组中而不是第一ECC码字组中。
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公开(公告)号：CN102591590B
公开(公告)日：2016-08-03
申请号：CN201110399064.X
申请日：2011-12-05
Applicant: 三星电子株式会社
Inventor： 郑会柱
CPC classification number: G11C7/109 , G06F2213/0038
Abstract: 提供了一种多芯片存储器件和控制该存储器件的方法。多芯片存储器件包括：第一存储器芯片；以及第二存储器芯片，与第一存储器芯片共享输入/输出信号线，其中，第一存储器芯片和第二存储器芯片中的每一个通过参考命令历史确定是否执行没有附带地址的命令。
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Patent Agency Ranking
公开(公告)号：CN101807431B
公开(公告)日：2014-11-26
申请号：CN201010142021.9
申请日：2010-01-13
Applicant: 三星电子株式会社
Abstract: 一种半导体设备，包括存储单元阵列和页面大小控制器，其中存储单元阵列包括多个存储体。页面大小控制器对存储体选择地址的一部分或电源电压及存储体选择地址的剩余部分进行译码，以使能多个存储体中的一个或者使能多个存储体中的两个，来设置半导体设备的页面大小。
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公开(公告)号：CN101286358B
公开(公告)日：2013-08-14
申请号：CN200810125812.3
申请日：2008-04-10
Applicant: 三星电子株式会社
CPC classification number: G06F11/1008 , G11C5/02 , G11C5/04 , G11C7/02 , G11C7/1006 , G11C7/1045 , G11C2029/0411 , H04L1/0041 , H04L1/0057
Abstract: 提供了一种用于经由包括所选数据带在内的多个数据带通信传送数据的系统、设备以及相关方法。在第一运行模式中，有效载荷数据和相关补充数据经由包括所选数据带在内的多个数据带被通信传送。在第二运行模式中，只有有效载荷数据经由除了所选数据带之外的多个数据带被通信传送。
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公开(公告)号：CN101241768B
公开(公告)日：2013-03-27
申请号：CN200710303524.8
申请日：2007-12-29
Applicant: 三星电子株式会社
CPC classification number: G06F11/1004
Abstract: 一种存储器装置，可以包括存储核心块、数据修补单元、循环冗余校验(CRC)产生单元和/或串行器。数据修补单元可配置来响应于第一读取脉冲，修补从存储核心块读取的并行数据。CRC产生单元可配置来响应于第二读取脉冲，基于并行数据产生CRC代码，第二读取脉冲从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据，和/或为串行数据的多位按顺序安排CRC代码以产生系统代码。
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公开(公告)号：CN101488497B
公开(公告)日：2012-07-04
申请号：CN200810154769.3
申请日：2008-10-06
Applicant: 三星电子株式会社
IPC: H01L25/18 , H01L23/538 , H01L21/60 , H01L21/66
CPC classification number: H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/05573 , H01L2224/16145 , H01L2225/06503 , H01L2225/06513 , H01L2924/01019 , H01L2924/01021 , H01L2924/01055
Abstract: 本发明提供一种包括堆叠的多个器件的装置及相关方法。该装置包括：堆叠的多个器件，包括主器件以及至少一个副器件；多个段，每个段与所述堆叠的多个器件中的一个关联；以及横贯所述堆叠的多个器件的多个N垂直连接路径。该装置进一步包括从所述多个N垂直连接路径配置的多个M垂直信号路径，其中M小于N，并且所述多个M垂直信号路径中的至少一个是合并垂直信号路径，其由所述主器件使用来自所述多个N垂直连接路径中的至少两个中的每一个的至少一个段适应地配置。
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公开(公告)号：CN101807431A
公开(公告)日：2010-08-18
申请号：CN201010142021.9
申请日：2010-01-13
Applicant: 三星电子株式会社
Abstract: 一种半导体设备，包括存储单元阵列和页面大小控制器，其中存储单元阵列包括多个存储体。页面大小控制器对存储体选择地址的一部分或电源电压及存储体选择地址的剩余部分进行译码，以使能多个存储体中的一个或者使能多个存储体中的两个，来设置半导体设备的页面大小。
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