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公开(公告)号：CN118942522A
公开(公告)日：2024-11-12
申请号：CN202410975951.4
申请日：2024-07-19
申请人： 苏州雄立科技有限公司
摘要： 本申请提供一种用于存储器自检及修复的方法及装置，所述方法包括：根据控制信号定义或测试模式配置，预定义存储器测试算法；根据测试算法启动存储器测试逻辑，以获取待测存储器的读数据，所述测试逻辑包括数据处理模块；如果所述读数据和比较数据不一致，记录错误地址和错误数据；根据所述错误地址和错误数据，计算故障率；如果故障率小于或等于故障率阈值，调用所述数据处理模块，所述数据处理模块用于生成修复信息；基于所述修复信息对所述待测存储器的错误地址和错误数据修复。所述方法通过一个测试逻辑，可完成对存储器的自检和修复，还可通过管脚或寄存器灵活选择存储器的数量以及检测方案，使方法更灵活，以解决资源浪费的问题。
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公开(公告)号：CN118942515A
公开(公告)日：2024-11-12
申请号：CN202311326044.9
申请日：2023-10-12
申请人： 爱思开海力士有限公司
摘要： 一种存储器装置包括串和外围电路。串连接在位线和源极线之间。外围电路被配置为通过对位线和源极线中的至少一条施加擦除电压来对串当中的第一串执行擦除操作，并且被配置为控制串当中的第二串在擦除操作期间被禁止擦除。
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公开(公告)号：CN118942511A
公开(公告)日：2024-11-12
申请号：CN202310526084.1
申请日：2023-05-10
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： G11C11/412 , G11C11/418 , G11C11/419 , H10B10/00
摘要： 一种存储单元、存储器、存储器结构以及存储器的工作方法，存储单元包括：第一反相器；第二反相器；第一访问晶体管，一端与所述第一反相器连接；第二访问晶体管，一端与所述第二反相器连接；第一节点，所述第一访问晶体管的另一端与所述第一节点连接；第二节点，所述第二访问晶体管的另一端与所述第二节点连接；第三访问晶体管，一端与所述第一节点连接；第四访问晶体管，一端与所述第二节点连接；第一位线，与所述第三访问晶体管的另一端连接；第二位线，与所述第四访问晶体管的另一端连接；字线，与所述第一访问晶体管、第二访问晶体管、第三访问晶体管和第四访问晶体管连接。所述存储单元的漏电流减小。
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公开(公告)号：CN118942509A
公开(公告)日：2024-11-12
申请号：CN202411028181.9
申请日：2024-07-29
申请人： 上海积塔半导体有限公司
IPC分类号： G11C11/408 , G11C11/409
摘要： 本发明提供了一种静态随机存储单元，包括由第一上拉晶体管和第一下拉晶体管组成的第一CMOS反相器，由第二上拉晶体管和第二下拉晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置，第一和第二CMOS反相器的输出端分别连接第一和第二传输晶体管的传输端，还包括与第一下拉晶体管的源/漏极并联的第一读下拉晶体管，第一读下拉晶体管的栅极与第一下拉晶体管的栅极之间耦接第一读传输晶体管，第一读传输晶体管的栅极外接至读字线；以及与第二下拉晶体管的源/漏极并联的第二读下拉晶体管，第二读下拉晶体管的栅极与第二下拉晶体管的栅极之间耦接第二读传输晶体管，第二读传输晶体管的栅极外接至读字线。上述技术方案通过读字线的电平和耦接的读传输晶体管传输自适应信号，来控制第一和第二读下拉晶体管的工作状态，从而增加读模式下的第一和第二下拉晶体管驱动能力，来获得足够大的读余量。同时在写模式和保持模式下通过读字线来关闭第一和第二读下拉晶体管来保证写模式和保持模式不受影响。
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公开(公告)号：CN118942507A
公开(公告)日：2024-11-12
申请号：CN202410489377.1
申请日：2024-04-23
申请人： 华邦电子股份有限公司
发明人： 道冈义久
IPC分类号： G11C11/408 , G11C11/4094
摘要： 本发明提供一种半导体存储器及其控制方法，即使当多个子阵列中任一子阵列的不良位线的数目超出所述子阵列中设置的备用位线时，也可以挽救不良位线。半导体存储器包括具有多个子阵列的存储单元阵列、以及当活化多个子阵列的第1子阵列内任一字线时，将字线和在行方向与第1子阵列分隔设置的第2子阵列内对应的字线活化的控制电路。控制电路还被配置为，当满足第1条件包含的第1子阵列内不良位线的数目多于第1子阵列内备用位线的数目时，存取第2子阵列内已活化字线连接的存储单元而非第1子阵列内已活化字线连接的存储单元。
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公开(公告)号：CN118942495A
公开(公告)日：2024-11-12
申请号：CN202310548488.0
申请日：2023-05-16
申请人： 旺宏电子股份有限公司
摘要： 本公开提供了一种存储器装置，例如为三维与式或或非式闪存，该存储器装置包括第一芯片以及第二芯片。第一芯片具有多个源极线开关、多个位线开关、多个页缓冲器以及多个感测放大器。第一芯片并具有多个第一焊垫。第二芯片具有多个存储单元以形成多个存储单元区块。第二芯片的第一表面上具有多个第二焊垫以分别耦接至存储单元区块上的多条区域位线以及多条区域源极线。其中各第一焊垫与对应的各第二焊垫相互耦接。
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公开(公告)号：CN118942494A
公开(公告)日：2024-11-12
申请号：CN202310534005.1
申请日：2023-05-12
申请人： 北京超弦存储器研究院
IPC分类号： G11C5/02 , H10B12/00 , G11C5/06 , G11C11/401
摘要： 本公开涉及一种存储器及其制备方法、电子设备，涉及集成电路设计及制造技术领域，存储器包括衬底、写字线、读字线、写位线、读位线及沿垂直于衬底的表面的厚度方向层叠的若干个存储单元；写字线、读字线均沿平行衬底的表面的第二方向延伸；写位线与读位线均沿垂直衬底的方向延伸至衬底；写晶体管包括沿第二方向依次分布的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区；读晶体管包括背栅以及沿第二方向依次分布的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区，背栅位于写字线与读晶体管之间；能够提高制备产品每次访问数据带宽的同时，降低制备产品的工艺复杂度及成本。
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公开(公告)号：CN118942366A
公开(公告)日：2024-11-12
申请号：CN202411207008.5
申请日：2024-08-30
申请人： 云谷(固安)科技有限公司
发明人： 高利朋
摘要： 本发明涉及显示技术领域，特别公开了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，包括第一输入单元、第二输入单元、第一输出单元、第二输出单元和反相单元，所述第一输入单元的输出端与所述第一输出单元的控制端连接于第一节点，所述第二输入单元的输出端与所述第二输出单元的控制端连接于第二节点，所述第一输出单元的输出端、所述第二输出单元的输出端和所述反相单元的控制端连接于第三节点，所述第三节点作为所述移位寄存器的第一输出端，反相单元的输出端作为移位寄存器的第二输出端。反相单元可以根据第一输出端输出信号的控制对其进行反相。可见，上述移位寄存器可以实现输出高电压开启脉冲的技术效果。
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公开(公告)号：CN112334915B
公开(公告)日：2024-11-12
申请号：CN201880094605.8
申请日：2018-06-25
申请人： 奥林巴斯株式会社
发明人： 古川英明
IPC分类号： G06N3/063 , G06N3/0464 , G11C11/413 , G06F17/15
摘要： 进行卷积处理和全连接处理的深度学习用的运算处理装置的SRAM写入控制部控制成，将构成数据存储存储器的SRAM各自虚拟地分割为多个区域，根据ID切换要写入的区域，并且在相同的SRAM中存储同一坐标的不同的输入特征量图数据。
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公开(公告)号：CN118918939A
公开(公告)日：2024-11-08
申请号：CN202410923775.X
申请日：2024-07-10
申请人： 新存科技(武汉)有限责任公司
摘要： 本申请提供了一种存储器的测试系统和测试方法，测试系统包括测试装置和处理器。测试装置通过设置第二电压检测模块来检测第二测试电压，从而来监控第二存储单元受到第一存储单元干扰所用的时间，进而可以得到第一存储单元的操作时间。并通过设置第一电压检测模块来检测第一地址线一端的第一测试电压，从而处理器可以根据第一地址线和第三地址线的电压、第一测试电压、压差产生器的阻值和第一存储单元的操作时间计算出第一存储单元在操作过程中对第二存储单元产生的干扰能量。
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