公开(公告)号：CN212433723U

公开(公告)日：2021-01-29

申请号：CN202022179832.8

申请日：2020-09-28

申请人： 京东方科技集团股份有限公司 ,  北京京东方光电科技有限公司

发明人： 孙高明 ,  胡国锋

IPC分类号： G06F3/01 ,  G06F9/30 ,  G06T1/20

摘要： 公开一种注视点计算装置和电子设备，涉及芯片技术领域，用于实现注视点计算功能。该注视点计算装置包括：第一缓存寄存器、多路选择器、运算器组件和状态机。第一缓存寄存器被配置为：接收并存储第一坐标，以及根据第一坐标计算得到第二坐标时所需要的多个标定参数。状态机被配置为：控制多路选择器每次从第一缓存寄存器中选取至少一个数值并传输至运算器组件。运算器组件被配置为：对每次接收到的至少一个数值做预先设定的运算，直至得到第二坐标；以及，在状态机的控制下，输出第二坐标。本公开提供的注视点计算装置，可以集成在设备一体机中，实现注视点计算功能，从而解决了相关设备庞大，不便携带，不利于人机交互的技术问题。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN207895435U

公开(公告)日：2018-09-21

申请号：CN201721254418.0

申请日：2017-09-27

申请人： 谷歌有限责任公司

发明人： 奥利维尔·泰马姆 ,  拉维·纳拉亚纳斯瓦米 ,  哈西特·哈伊坦 ,  禹同爀

IPC分类号： G06F13/28 ,  G06N3/063 ,  G06F9/302 ,  G06F9/30 ,  G06N3/04

摘要： 本申请涉及神经网络计算模组。公开了一种计算单元，所述计算单元包括用于存储输入激活的第一存储器群和用于存储在执行计算中所使用的参数的第二存储器群。所述计算单元包括至少一个cell，所述至少一个cell包括从所述第二存储器群接收参数并执行计算的至少一个乘法累加(“MAC”)运算器.所述计算单元进一步包括第一遍历单元，所述第一遍历单元向所述第一存储器群提供控制信号以使输入激活被提供至能够由所述MAC运算器访问的数据总线。所述计算单元执行与数据阵列中的至少一个元素相关联的一个或者多个计算，所述一个或多个计算由所述MAC运算器执行并且部分地包括从所述数据总线接收的所述输入激活与从所述第二存储器群接收的参数的乘法运算。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN206833419U

公开(公告)日：2018-01-02

申请号：CN201720808291.6

申请日：2017-07-05

申请人： 首都师范大学

发明人： 张伟功 ,  王晶 ,  申娇 ,  尚媛园 ,  朱晓燕

IPC分类号： G06F11/14 ,  G06F9/30

摘要： 一种基于检查点技术的双冗余流水线，其特征在于：所述基于检查点技术的双冗余流水线包括流水线A、流水线B、指令缓存(301)、备份寄存器组(401)、比较逻辑(501)、写缓冲(601)、数据缓存(701)和寄存器堆(801)；所述基于检查点技术的双冗余流水线采用备份寄存器对流水线的级间寄存器的内容进行备份，通过比较逻辑检测流水线单元中的单粒子故障，利用备份寄存器组中的值对流水线进行恢复的方法，对单粒子效应引发的SEU、SET和MBU故障进行容错。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN206584341U

公开(公告)日：2017-10-24

申请号：CN201720270235.1

申请日：2017-03-20

申请人： 成都智明达电子股份有限公司

发明人： 刘政春

IPC分类号： G06F9/30

摘要： 本实用新型公开了基于BRAM的状态机实现模块，其特征在于：包括BRAM和D触发器，将一个BRAM配置为双ROM，即A-ROM和B-ROM；状态输入控制信号通过A-ROM的高3位可寻地址addra输入，A-ROM的低8位可寻地址addra和B-ROM的低8位的可寻地址addrb与A-ROM的低八位数据位douta相连接；A-ROM的复位rsta与B-ROM的复位rstb相连接；状态输出控制信号通过B-ROM的高位可寻地址输入；A-ROM的高位数据位douta与D触发器连接，B-ROM的数据位doutb和D触发器输出位为状态输出端。本实用新型通过一个BRAM和一个D触发器即可实现状态机的多种状态及系统性能的需求确定状态，本实用新型具有结构简单、易于实现与推广。

公开(公告)号：CN204856462U

公开(公告)日：2015-12-09

申请号：CN201520464530.1

申请日：2015-06-30

申请人： 广西科技大学

发明人： 蔡启仲 ,  潘绍明 ,  柯宝中 ,  李克俭

IPC分类号： G06F9/30

摘要： 一种与16位微处理器应用系统连接的计数器IP核，包括数据输入输出与命令字分解存储控制模块，脉冲200分频器，计数处理控制模块，计数器溢出标志控制模块和输入门控选择控制模块；本实用新型应用FPGA设计计数器IP核硬连接控制电路，计数器IP核有15个16位计数器，其中14个能够组成7个32位计数器，一个命令字设置一个计数器的工作模式，计数滤波基准时钟分频倍数，工作状态控制；本实用新型除16位微处理器对计数器进行功能和状态设置、计数参数传输、读计数当前值操作之外，不占用16位微处理器程序执行时间；每个16位/32位计数器具有自动重新装载计数参数功能；能够满足数量众多计数器计数与计数控制系统的需求。

公开(公告)号：CN204790974U

公开(公告)日：2015-11-18

申请号：CN201520463415.2

申请日：2015-06-30

申请人： 广西科技大学

发明人： 潘绍明 ,  蔡启仲 ,  李克俭 ,  柯宝中

IPC分类号： G06F9/30

摘要： 一种与16位微处理器应用系统连接的定时器IP核，包括数据输入输出与命令字分解存储控制模块，脉冲50分频器，定时处理控制模块，定时器溢出标志控制模块和输入门控选择控制模块；本实用新型应用FPGA设计定时器IP核硬连接控制电路，定时器IP核有15个16位定时器，其中14个能够组成7个32位定时器，一个命令字设置一个定时器的工作模式，定时基准时钟分频倍数，工作状态控制；本实用新型除16位微处理器对定时器进行功能和状态设置、定时参数传输、读定时当前值操作之外，不占用16位微处理器程序执行时间；每个16位/32位定时器具有自动重新装载定时参数功能，提高了定时精度；能够满足数量众多定时器定时与定时控制系统的需求。

公开(公告)号：CN203706196U

公开(公告)日：2014-07-09

申请号：CN201420060189.9

申请日：2014-02-10

申请人： 东南大学

发明人： 曹鹏 ,  葛伟 ,  徐凯 ,  刘波 ,  杨锦江 ,  马俊 ,  杨军 ,  王超 ,  卜爱国

IPC分类号： G06F9/30

摘要： 本实用新型公开了一种粗粒度可重构层次化的阵列寄存器文件结构，包括全局寄存器文件、本地寄存器文件和分布式寄存器文件。全局寄存器文件：作为连接系统控制内核和可重构阵列的共享寄存器，不仅满足系统对可重构架构调用时的参数传递问题，而且作为阵列上每个单元都可以连接的寄存器，拥有可重构阵列中最大的扇出系数；本地寄存器文件：作为重构处理单元的私有寄存器，数据仅供自己使用；分布式寄存器文件：作为可重构阵列内部分重构计算单元数据寄存和传输通道。本实用新型通过层次化的可重构阵列寄存器文件结构设计，解决可重构计算过程中阵列数据的寄存和传输问题，提高阵列中数据变量存储效率和可重构计算性能。

公开(公告)号：CN203217552U

公开(公告)日：2013-09-25

申请号：CN201220351991.4

申请日：2012-07-11

申请人： 世意法(北京)半导体研发有限责任公司 ,  意法半导体股份有限公司

发明人： 朱鹏飞 ,  孙红霞 ,  吴永强 ,  E·圭代蒂

IPC分类号： G06F9/30 ,  G06F9/38

摘要： 本实用新型的实施例公开了一种用于执行信号处理操作的装置，包括：存储器存储单元；地址生成器单元，功能上连接到存储器存储单元并且用于接收数据并且写入数据；寄存器文件系统，功能上连接到地址生成器并且用于接收数据并且写入值，在寄存器存储器阵列中存储值；乘法累加执行单元，功能上连接到寄存器文件系统并且用于接收并且写入，并且将数据值配对相乘和相加并写入求和；以及复用器单元，功能上连接到寄存器系统并连接到地址生成器并且用于接收数据；在分级方案中组织寄存器文件系统，将单独的寄存器存储器位置配对组织成配对寄存器单元并且将配对寄存器单元配对组织成分组寄存器单元；地址生成器单元将来自存储器存储单元的值放入寄存器。

公开(公告)号：CN202133997U

公开(公告)日：2012-02-01

申请号：CN201120156918.7

申请日：2011-05-17

申请人： 江苏中科芯核电子科技有限公司

发明人： 孙瑞琛

IPC分类号： G06F9/30 ,  G06F9/315 ,  G06F9/38

摘要： 一种数据重排装置，作为处理器的一个组成部件，按照VLIW处理器的操作过程，在矢量数据处理单元中执行数据重排操作，所述数据重排装置包括：指令存储单元，用来存储将要执行的指令代码；数据存储单元，用来存储指令代码执行所需的数据指令读取；指令读取和分发单元，该单元将指令代码从指令存储单元中读取并发送给所有执行单元；矢量数据处理单元，该单元用来执行指令代码当中的矢量处理指令；矢量寄存器组，包含矢量寄存器VR0，VR1，…，VRn，用来存放来自所述数据存储单元的数据，其运算单元则从适量寄存器组中读写数据；矢量重排顺序寄存器组，包含矢量重排顺序寄存器VR_CFG0，VR_CFG1，VR_CFG2，…，VR_CFGn，用来配置参与矢量重排运算的单元，来选择部分或是全部矢量元算单元参与运算。

公开(公告)号：CN202110526U

公开(公告)日：2012-01-11

申请号：CN201120054204.5

申请日：2011-03-04

申请人： 中国电子科技集团公司第三十八研究所

发明人： 孙立宏 ,  洪一

IPC分类号： G06F9/30

摘要： 本实用新型涉及高性能通用信号处理器指令分配装置，根据高性能通用信号处理器芯片存在多条指令对应多个执行单元或者通道的“多对多”情况，采用指令分核模块、指令分类模块、指令分配模块和多核指令分配集成模块的组合，实现了多对多的自动化分配及优先级的指定分配，有效的解决了指定执行单元或者传输通道以及多条指令同时抢占同一个执行单元的分配难题，完成了BWDSP100芯片所有指令高效、快速、合理的分配任务，实现了可编程超大规模DSP集成电路芯片运算执行资源占用及传输通道调度的完整功能。