公开(公告)号：CN104899004A

公开(公告)日：2015-09-09

申请号：CN201510092044.6

申请日：2015-02-28

Applicant: ARM有限公司

Inventor： 大卫·雷蒙德·鲁茨 ,  内尔·伯吉斯

IPC: G06F7/57

CPC classification number: G06F7/4876 ,  G06F5/012 ,  G06F7/49952 ,  G06F7/49957 ,  G06F7/5336 ,  G06F2207/483

Abstract: 本发明提供了一种用于将浮点操作数相乘的数据处理装置和方法，每一个相乘的被规格化的浮点操作数均包括有效数字和指数。指数确定电路被用于为规格化版的结果计算结果指数，然后舍入值生成电路通过将舍入常数在第一方向上移动取决于结果指数的移位量来生成舍入值。部分乘积生成电路将第一和第二被规格化的浮点操作数的有效数字相乘以生成第一和第二部分乘积，然后该第一和第二部分乘积连同舍入值被加在一起，以便于生成被规格化的结果有效数字。然后，被规格化的结果有效数字在与第一方向相反的第二方向上被移动移位量以便于生成经舍入的结果有效数字。这提供了用于浮点数相乘的尤其有效的机制，同时在结果是非规格化的情况下正确地舍入该结果。

公开(公告)号：CN104778028A

公开(公告)日：2015-07-15

申请号：CN201510005354.X

申请日：2015-01-06

Applicant: ARM有限公司

Inventor： 大卫·雷蒙德·鲁茨 ,  内尔·伯吉斯

IPC: G06F7/57

CPC classification number: G06F7/5443 ,  G06F7/483

Abstract: 本发明涉及一种乘加器。浮点乘加电路(24)包括乘法器(26)和加法器(28)。输入操作数A、B和C以及结果值均具有规格化指数值范围，诸如符合IEEE标准754的范围。从乘法器(26)被传送至加法器(28)的乘积值具有扩展的指数值范围，该扩展的指数值范围低于规格化指数值范围扩展。在加法器内的移位器(48、50)能够在必要时考虑到乘积的扩展的指数值范围以便于将结果值带回到规格化指数值范围中。

公开(公告)号：CN104281437A

公开(公告)日：2015-01-14

申请号：CN201410320577.0

申请日：2014-07-07

Applicant: ARM有限公司

Inventor： 大卫·雷蒙德·鲁茨 ,  内尔·伯吉斯

IPC: G06F9/30

CPC classification number: G06F9/3887 ,  G06F9/30014 ,  G06F9/30032 ,  G06F9/30036

Abstract: 本发明涉及具有单指令多数据处理电路的数据处理装置。该数据处理装置具有：置换电路，执行用来改变至少一个源操作数的数据元素尺寸或数据元素位置的置换操作，以生成第一和第二SIMD操作数；以及SIMD处理电路，对第一和第二SIMD操作数执行SIMD操作。响应于需要置换操作的第一SIMD指令，指令解码器控制置换电路执行置换操作，以生成第一和第二SIMD操作数，然后控制SIMD处理电路使用这些操作数执行SIMD操作。响应于不需要置换操作的第二SIMD指令，指令解码器控制SIMD处理电路使用由该指令识别的第一和第二SIMD操作数执行SIMD操作，而不需要使它们经过置换电路。

公开(公告)号：CN103988170A

公开(公告)日：2014-08-13

申请号：CN201280060336.6

申请日：2012-11-29

Applicant: ARM有限公司

Inventor： 大卫·雷蒙德·鲁茨 ,  内尔·伯吉斯 ,  萨布琳娜·玛丽·罗梅洛

IPC: G06F7/499

CPC classification number: G06F7/49947 ,  G06F7/49957

Abstract: 处理电路被提供来执行用于将浮点值四舍五入为整数浮点值的操作FRINT。控制电路控制该处理电路来执行FRINT操作，以响应FRINT指令。该处理电路包括：移位电路，用于通过对基值移位来生成四舍五入值；加和电路，用于将该四舍五入值加至该浮点值的有效位数来生成和值；掩码生成电路，用于生成用来清除该和值的小数值位的掩码；以及掩蔽电路，用于将该掩码应用于该和值来生成整数浮点值。

公开(公告)号：CN102707921A

公开(公告)日：2012-10-03

申请号：CN201210039154.2

申请日：2012-02-17

Applicant: ARM有限公司

Inventor： 大卫·雷蒙德·鲁茨

IPC: G06F7/57

CPC classification number: G06F7/485 ,  G06F5/012 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/74 ,  G06F7/76

Abstract: 一种用于执行浮点加法的装置和方法。在操作数A和B上执行加法操作以产生结果R，操作数A和B以及结果R是具有有效数和指数的浮点值。预测电路基于对使操作数A和B经过非类符号相加而产生的输出中将出现的前零数的预测，生成移位指示。结果预归一化电路在对有效数进行相加之前，在操作数A和操作数B的有效数上执行移位操作，丢弃由移位指示所确定的数目的最高有效位，以产生操作数A和B的已修改的有效数。操作数分析电路通过参照操作数A和B的指数来检测前位抵消情况的出现，加法电路在出现前位抵消情况的情形中，执行操作数A和B的已修改有效数的相加，以产生结果R的有效数。这种方法提供了用于执行加法操作的特别简单和高效的装置。