肖特基势垒二极管及其制造方法

    公开(公告)号:CN104752522B

    公开(公告)日:2019-04-09

    申请号:CN201410484433.9

    申请日:2014-09-19

    Abstract: 本发明涉及一种肖特基势垒二极管及其制造方法,该肖特基势垒二极管包括:n‑型外延层,布置在n+型碳化硅基板的第一表面上;第一p+区,布置在n‑型外延层上;n型外延层,布置在n‑型外延层和第一p+区上;第二p+区,布置在n型外延层上,并且与第一p+区相接触;肖特基电极,布置在n型外延层和第二p+区上;以及欧姆电极,布置在n+碳化硅基板的第二表面上,其中第一p+区具有栅格形状,其包括多个垂直部以及将各个垂直部的两端彼此连接的水平部,垂直部包括多个具有类六边形的第一部、多个连接各个第一部的第二部、以及多个连接第一部和水平部的第三部,并且第二部和第三部被定形为类杆状。

    半导体器件的制造方法
    27.
    发明公开

    公开(公告)号:CN104465339A

    公开(公告)日:2015-03-25

    申请号:CN201310757104.2

    申请日:2013-12-27

    Abstract: 本发明提供一种半导体器件的制造方法,包括:在n+型碳化硅衬底的第一表面上顺序地形成n-型外延层、p-型外延层、以及n+区域;在n+区域形成缓冲层;在缓冲层的一部分上形成光敏薄膜图案;利用光敏薄膜图案作为掩模对缓冲层蚀刻以形成缓冲层图案,缓冲层图案布置在光敏薄膜图案下方并露出n+区域的一部分;在n+区域的露出部分和光敏薄膜图案上顺序地形成第一金属层和第二金属层;去除缓冲层图案、光敏薄膜图案、第一金属层的第二部分、以及第二金属层的第二部分;利用第一金属层的第一部分和第二金属层的第一部分作为掩模对n+区域的露出部分蚀刻以形成沟槽,其中沟槽穿过n+区域和p-型外延层,形成在n-型外延层上。

    半导体器件以及用于制造半导体器件的方法

    公开(公告)号:CN107958936B

    公开(公告)日:2022-03-08

    申请号:CN201710119656.9

    申请日:2017-03-02

    Abstract: 本发明涉及半导体器件以及用于制造半导体器件的方法。一种半导体器件包括n+型碳化硅基板、n‑型层、n型层、多个沟槽、p型区域、n+型区域、栅极绝缘膜、栅电极、源电极、漏电极和沟道。多个沟槽被布置为平面矩阵形状。n+型区域被布置为具有开口的平面网格类型、围绕沟槽中的每一个、并且在平面对角线方向上彼此相邻的沟槽之间与源电极接触。p型区域被布置在平面网格类型的n+型区域的开口中。

    半导体器件
    29.
    发明公开
    半导体器件 审中-实审

    公开(公告)号:CN113871452A

    公开(公告)日:2021-12-31

    申请号:CN202111138971.9

    申请日:2016-11-22

    Abstract: 本发明公开了半导体器件。一种半导体器件,包含:n‑型层,布置在n+型碳化硅衬底的第一表面上;第一沟槽和第二沟槽,形成在n‑型层中并且彼此分离;n+型区,布置在第一沟槽的侧面与第二沟槽的侧面之间并且布置在n‑型层上;栅极绝缘层,布置在第一沟槽内;源极绝缘层,布置在第二沟槽内;栅极,布置在栅极绝缘层上;氧化层,布置在栅极上;源极,布置在氧化层、n+型区、及源极绝缘层上;以及漏极,布置在n+型碳化硅衬底的第二表面上。

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