-
Patent Agency Ranking
公开(公告)号：CN101916591A
公开(公告)日：2010-12-15
申请号：CN201010003815.7
申请日：2001-02-08
Applicant: 株式会社日立制作所
IPC: G11C16/08
Abstract: 本发明涉及具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。
-
公开(公告)号：CN100590739C
公开(公告)日：2010-02-17
申请号：CN01804803.X
申请日：2001-02-08
Applicant: 株式会社日立制作所
Abstract: 关于具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。
-
公开(公告)号：CN1172373C
公开(公告)日：2004-10-20
申请号：CN99118577.3
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L27/092 , H01L27/04
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路中，通过把衬底偏置控制装置102设置为第1状态，在MOS晶体管中流过大电流，把衬底偏置控制装置设定为第2状态，把上述大电流控制为较小的值，进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是对于NMOS晶体管的衬底偏置低的电压值，第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
-
公开(公告)号：CN1442768A
公开(公告)日：2003-09-17
申请号：CN03107553.3
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的控制具有在半导体衬底上边构成的晶体管，具有根据时钟信号进行动作的多个构成要素电路块的半导体集成电路装置的功耗的控制方法，其特征是：切换使用下述模式：所有的上述构成要素电路块都根据上述时钟进行动作的第1模式；停止向至少一个上述构成要素电路块供给上述时钟信号的第2模式；停止向所有上述构成要素电路块供给上述时钟信号，同时控制在半导体衬底上边构成的晶体管的至少一部分的衬底偏压，抬高晶体管的阈值电压的第3模式。
-
公开(公告)号：CN1212433A
公开(公告)日：1999-03-31
申请号：CN98118772.2
申请日：1998-08-27
Applicant: 株式会社日立制作所
IPC: G11C11/00
CPC classification number: H03L7/0805 , G06F1/10 , H03K3/0231 , H03K3/03 , H03K3/0322 , H03L7/00 , H03L7/0812 , H03L7/0891 , H03L7/0995 , H03L7/18
Abstract: 振荡电路,提供低歪斜和低起伏的时钟信号和时钟分配电路或电路系统。因而可提供高速半导体集成电路装置。振荡器的振荡节点借助于闭合回路的导电布线共同连接。在连接点连接至导电布线,连接点之间的间距为基本相同的导电布线长度,以相同的相位和频率同步振荡。导电布线也可制备成网格状。振荡器为带有连接成环形的倒相器,至少一个倒相器的输出连接至导电布线。振荡器也可是延迟线。
-
-
-
-
Search Results
25
records
(took 0.024 seconds)
