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公开(公告)号：CN102522406A
公开(公告)日：2012-06-27
申请号：CN201210020445.7
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L27/115
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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Patent Agency Ranking
公开(公告)号：CN101794790B
公开(公告)日：2012-03-28
申请号：CN201010118527.6
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN100383972C
公开(公告)日：2008-04-23
申请号：CN200310118680.9
申请日：2003-11-28
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115
CPC classification number: G11C16/08 , G11C16/0483 , H01L27/105 , H01L27/115
Abstract: 本发明公开了一种半导体存储器件，包含分别能对信息进行电改写，并且行方向地址连续的第一、第二、第三存储单元晶体管。第一、第二、第三传输晶体管的电流通路的一端分别与第一、第二、第三存储单元晶体管的控制电极连接。在第一、第二、第三传输晶体管的电流通路的另一端上分别外加写入电压、通过电压、第一电压。通过电压比写入电压低，第一电压比通过电压低。第一控制部在第一、第二传输晶体管的栅极上外加用于使第一、第二传输晶体管导通的第一导通电压。第二控制部在第三传输晶体管的栅极上外加用于使第三传输晶体管导通的、与第一导通电压不同的第二导通电压。
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公开(公告)号：CN101136414A
公开(公告)日：2008-03-05
申请号：CN200710148119.3
申请日：2007-08-28
Applicant: 株式会社东芝
CPC classification number: H01L27/1203 , H01L21/84 , H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 能够实现微细化·大容量化，同时还能够得到对短沟道效应有很强抵抗力的存储器。具有：形成在半导体衬底上的第1绝缘膜；夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的浮栅、形成在上述浮栅上的第2绝缘膜、形成在上述第2绝缘膜上的控制栅的存储单元晶体管串联而构成的NAND列；形成在上述NAND列一端的具有杂质扩散层的源极区域；以及形成在上述NAND列另一端的具有金属电极的漏极区域。
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公开(公告)号：CN1300852C
公开(公告)日：2007-02-14
申请号：CN200410036691.7
申请日：2004-04-28
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/105 , H01L29/788
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11524
Abstract: 在半导体基底上形成栅极绝缘膜(14)。在栅极绝缘膜(14)上形成浮动栅极(15)。浮动栅极(15)具有基本为三角形的、沿着一个平面得到的截面，该平面以平行于半导体基底上的第一方向并且垂直于半导体基底的方式延伸，并且具有与栅极绝缘膜接触的底部和从底部的端部向上延伸的两个倾斜侧。一对控制栅极(17，17)与浮动栅极(15)的两个倾斜侧上形成的栅极间绝缘膜(16)接触。浮动栅极(15)适于由与该对控制栅极(17，17)的电容性耦合驱动。
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公开(公告)号：CN1542977A
公开(公告)日：2004-11-03
申请号：CN200410036691.7
申请日：2004-04-28
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/105 , H01L29/788
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11524
Abstract: 在半导体基底上形成栅极绝缘膜(14)。在栅极绝缘膜(14)上形成浮动栅极(15)。浮动栅极(15)具有基本为三角形的、沿着一个平面得到的截面，该平面以平行于半导体基底上的第一方向并且垂直于半导体基底的方式延伸，并且具有与栅极绝缘膜接触的底部和从底部的端部向上延伸的两个倾斜侧。一对控制栅极(17，17)与浮动栅极(15)的两个倾斜侧上形成的栅极间绝缘膜(16)接触。浮动栅极(15)适于由与该对控制栅极(17，17)的电容性耦合驱动。
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