公开(公告)号：CN112420818A

公开(公告)日：2021-02-26

申请号：CN202010069989.7

申请日：2020-01-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  加藤浩朗 ,  小林研也 ,  可知刚

IPC: H01L29/40 ,  H01L29/78 ,  H01L27/088

Abstract: 提供能够提高雪崩耐量的半导体装置。该半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域及含金属部设于第二半导体区域之上。绝缘部在第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。栅极电极以及第二电极设于绝缘部中。第一布线层隔着第一绝缘层设于含金属部的一部分及栅极电极之上，与栅极电极电连接。第二布线层与第一布线层分离地设置，与含金属部以及第二电极电连接。

公开(公告)号：CN110164971A

公开(公告)日：2019-08-23

申请号：CN201810762478.6

申请日：2018-07-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  小林研也

IPC: H01L29/78 ,  H01L29/423

Abstract: 根据一个实施方式，半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2电极、栅极电极、第1导电部及第2导电部。第1半导体区域具有第1区域及第2区域。第2半导体区域设置在第1区域之上，第3半导体区域设置在第2半导体区域之上。第2电极设置在第3半导体区域之上。栅极电极在第2方向上与第2半导体区域对置。第1导电部设置在第2区域之上，在第3方向上设置有多个。多个第1导电部在第2方向上与栅极电极并排。第2导电部设置在第2区域之上。第2导电部在第3方向上与栅极电极及多个第1导电部并排。

公开(公告)号：CN107833920A

公开(公告)日：2018-03-23

申请号：CN201710383195.6

申请日：2017-05-26

Applicant: 株式会社东芝

Inventor： 小林研也 ,  前山贤二 ,  松尾浩司 ,  川口雄介

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L29/66666 ,  H01L29/78 ,  H01L29/0603 ,  H01L29/0611 ,  H01L29/0684

Abstract: 本发明的实施方式提供一种寄生晶体管不轻易动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第1栅极电极、第2栅极电极、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域、绝缘部、及第1电极。第2栅极电极在第1方向和第1栅极电极相隔。第2半导体区域在第1半导体区域之上设置在第1栅极电极和第2栅极电极之间。第3半导体区域设置在第2半导体区域的一部分之上。第4半导体区域在第2方向和第3半导体区域并排。绝缘部设置在第3半导体区域和第4半导体区域之间。绝缘部的下端的位置比第2半导体区域和第3半导体区域之间的界面深。

公开(公告)号：CN113161418B

公开(公告)日：2024-12-03

申请号：CN202010799615.0

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  西胁达也 ,  小林研也

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

Abstract: 实施方式的半导体装置具有半导体部的背面上的第一电极、表面上的第二电极、控制电极、第三电极、二极管元件、电阻元件、第一及第二配线。所述控制电极及所述第三电极设置于所述半导体部的沟槽的内部。所述二极管元件设置于所述半导体部的所述表面侧，与所述第二电极电连接。所述电阻元件设置于覆盖所述半导体部的所述表面的绝缘膜上，与所述二极管元件串联连接。所述第一配线将所述二极管元件和所述电阻元件电连接，并与所述第三电极电连接。所述第二配线将所述电阻元件和所述半导体部电连接。

公开(公告)号：CN112510084B

公开(公告)日：2024-12-03

申请号：CN202010127017.9

申请日：2020-02-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  小林研也 ,  西胁达也

IPC: H01L29/423 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式提供使栅极阈值电压均匀化的半导体装置以及其制造方法。实施方式的半导体装置具备半导体部、设于所述半导体部上的电极、以及位于所述半导体部与所述电极之间的控制电极以及场电极。所述控制电极配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘。所述场电极配置于在所述半导体部设置的第二沟槽的内部，利用第二绝缘膜而与所述半导体部电绝缘，并电连接于所述电极。所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部。多个所述控制电极以包围所述场电极的方式配置。

公开(公告)号：CN110289306B

公开(公告)日：2024-07-09

申请号：CN201810958970.0

申请日：2018-08-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林研也

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明的实施方式一般涉及半导体装置及控制装置。根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电部、栅极电极及控制装置。控制装置进行第1动作、第2动作、第3动作及第4动作。在第1动作中，使导电部的电位从第1电位变化为高于第1电位的第2电位。在第2动作中，使栅极电极的电位从第3电位变化为高于第3电位的第4电位。在第1动作及第2动作之后的第3动作中，使栅极电极的电位从第4电位变化为第3电位。在第3动作之后的第4动作中，使导电部的电位从第2电位变化为第1电位。

公开(公告)号：CN111613675B

公开(公告)日：2023-11-28

申请号：CN201910739050.4

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大野哲也 ,  加藤浩朗 ,  小林研也 ,  西口俊史 ,  下村纱矢

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/06

Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。多个第2半导体区域设置于第1半导体区域的上方。多个第3半导体区域分别选择性地设置于多个第2半导体区域的上方。第1电极隔着第1绝缘部而设置于第1半导体区域中。栅极电极设置于第1导电部及第1绝缘部的上方，并与第1导电部分离。栅极电极具有第1电极部分及第2电极部分。第2电极部分在第1方向上位于第1电极部分与多个第3半导体区域中的另一个第3半导体区域之间。在第1电极部分与第2电极部分之间设置有包含空隙的第2绝缘部。

公开(公告)号：CN114068713B

公开(公告)日：2023-08-29

申请号：CN202110183284.2

申请日：2021-02-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林研也

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08

Abstract: 实施方式提供一种能够降低接通电阻的半导体装置。有关实施方式的半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、绝缘部、导电部、栅极电极和第2电极。上述第1半导体区域设置在上述第1电极之上，与上述第1电极电连接。上述第2半导体区域设置在上述第1半导体区域之上。上述第3半导体区域设置在上述第2半导体区域之上。上述绝缘部设置在上述第1电极之上，与上述第1电极直接接触。上述导电部设置在上述绝缘部中，在与从上述第1电极朝向上述第1半导体区域的第1方向相交的第2方向上与上述第1半导体区域并列。上述栅极电极设置在上述绝缘部中，位于上述导电部之上，在上述第2方向上与上述第2半导体区域并列。上述第2电极设置在上述第3半导体区域及上述绝缘部之上，与上述第3半导体区域电连接。

公开(公告)号：CN107833919B

公开(公告)日：2021-06-25

申请号：CN201710377247.9

申请日：2017-05-25

Applicant: 株式会社东芝

Inventor： 小林研也 ,  松田哲朗 ,  桧森洋辅 ,  西口俊史

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 本发明的实施方式提供一种不轻易产生自接通现象的半导体装置及其制造方法。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第2绝缘部、栅极电极及第2电极。第2绝缘部设置在第1电极之上。栅极电极设置在第2绝缘部之上。在栅极电极的下表面，设置有朝向上方凹陷的第1凹部及第2凹部。第1凹部在第1方向上位于第2凹部与第1侧面之间。第1凹部与第2凹部之间的第1方向上的距离比第1侧面与第1凹部之间的第1方向上的距离长。第2电极设置在第2半导体区域之上及第3半导体区域之上，与第2半导体区域、第3半导体区域及第1电极电连接。

公开(公告)号：CN107833918B

公开(公告)日：2021-03-16

申请号：CN201710377223.3

申请日：2017-05-25

Applicant: 株式会社东芝

Inventor： 下村纱矢 ,  加藤浩朗 ,  小林研也

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种能够抑制寄生晶体管的动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、第1电极、第2绝缘部、第3绝缘部、及第2电极。栅极电极隔着第1绝缘部设置在第1半导体区域中及第2半导体区域中，且在第1方向上延伸。第1电极设置在第3半导体区域之上，且与第3半导体区域电连接。第2绝缘部在第1半导体区域中与栅极电极相隔，且在第2方向上延伸。第3绝缘部具有在第1方向上延伸的第1绝缘部分。第1绝缘部分在第2方向上位于栅极电极与第2绝缘部之间。第2电极设置在第2绝缘部及第3绝缘部之上，且与栅极电极电连接。