一种空间监视图像宽窗口快速滤波方法及系统

    公开(公告)号:CN117132485A

    公开(公告)日:2023-11-28

    申请号:CN202310855880.X

    申请日:2023-07-12

    Abstract: 本发明提供一种空间监视图像宽窗口快速滤波方法及系统,对原始滤波窗口分别进行行排序、列排序以及对角线排序,排序过程中不断剔除肯定不是中值的元素,实现宽窗口中值滤波结果的快速输出,大大减小了宽窗口中值滤波带来的运算量;同时,本发明深入发掘排序运算内在的并行性,利用FPGA等可编程逻辑电路全并行流水处理、易于硬件资源扩展和复用的特点,复用多个排序模块进行并行处理,支持任意窗口尺寸的中值滤波,并且硬件架构灵活且易于扩展;在处理前后的元素排序模块之间插有用于分割排序数据传输路径的寄存器,缩短最长时序路径,提高系统可实现的最大时钟频率,有效提升了处理效率,减小了运算延时。

    一种CNN全连接层运算的多并行加速方法

    公开(公告)号:CN110543936A

    公开(公告)日:2019-12-06

    申请号:CN201910818287.1

    申请日:2019-08-30

    Abstract: 本发明公开了一种CNN全连接层运算的多并行加速方法,利用卷积神经网络运算结果的稀疏性特点,通过提前判读卷积神经网络卷积层处理结果的数值,大大减少了对全连接层参数的读操作,有效节省能耗,提升系统能效比;利用FPGA等可编程逻辑器件硬件资源复用、扩展能力强等特点,通过构建并行流水乘累加架构,有效节省处理时间,提升处理效率;通过全面分析目标类型数据、目标特征差异以及应用过程中的错误容忍度等因素,合理设定处理数据格式,在保证处理精度的同时,有效提升数据及参数的存取效率,实现全连接层多并行加速的目的。

    一种基于时间触发总线的通信时隙排布方法

    公开(公告)号:CN106302062B

    公开(公告)日:2019-05-17

    申请号:CN201610649223.X

    申请日:2016-08-10

    Abstract: 本发明公开了一种基于时间触发总线的通信时隙排布方法,具体为:设系统中节点数量为n,其中针对节点i,其占用的通信时隙时间长度为ocuppyi,权重值为wi,通信周期为Ti,计算系统的网络总通信周期T;针对节点i,根据其功能通信的实时性要求,建立约束条件方程组,求解有关n1~nN的多组解,选任意一组作为各节点通信时隙数量分配方案,将节点按照其所分配的通信时隙数量从大到小或者从小到大排成队列A;从队列A中顺次选取节点,将所选取节点对应的通信时隙按照其所分配的通信时隙数量均匀排布在时间轴上;若节点对应的通信时隙所排布的时间已被占用,则将该通信时隙排在被占用时间之后。本方法可根据时间触发总线各节点功能的周期自适应调整通信帧周期。

    基于CFDP协议的卫星在轨上注数据传输方法和装置

    公开(公告)号:CN119483698A

    公开(公告)日:2025-02-18

    申请号:CN202411417529.3

    申请日:2024-10-11

    Abstract: 本发明公开一种基于CFDP协议的卫星在轨上注数据传输方法和装置。本发明采用CCSDS中定义的定长虚拟信道数据单元VCDU的定长优势,配合VCDU的帧计数和CRC校验结果来进行系统设计,简化CFDP中的错误检测数据帧重传机制中的错误检测和重传通信等需要复杂计算的操作步骤。在FPGA并行计算优势的加持下,以最小资源实现基于CFDP协议支持多用户多通道并行在轨上注数据高效传输的卫星在轨上注传输系统。此在轨上注数据传输装置可以从单星到多星上进行工程化实现,可以随星间星内多用户多通道拓扑网络中链路位置变换而改变数据管理功能,系统中分别实现在数据发送、数据转发以及数据接收等功能。

    一种星载多文件实时并行存储装置

    公开(公告)号:CN117370234A

    公开(公告)日:2024-01-09

    申请号:CN202311266408.9

    申请日:2023-09-27

    Abstract: 本发明公开了一种星载多文件实时并行存储装置,所述装置包括:多个硬件接口模块,通过查询MRAM中的接口文件属性表,将并行接收外部星载设备发送的数据封装为包括目标文件缓存分区号的多个输入帧;输入数据路由模块,为活跃文件分配目标文件缓存分区,并更新MRAM中的接口文件属性表,将多个硬件接口所述输入数据帧对应的数据并行存储到SDRAM存储器中对应的目标文件缓存分区。在符合预设条件时,通过Flash存储管理模块将各数据存储到对应的Flash存储器。所述MRAM管理模块实现多个模块和MRAM存储器的数据交互;所述MRAM存储器存储接口文件属性表、当前活跃文件的文件信息等;所述SDRAM存储器存储多个所述的文件缓存分区。本装置覆盖当前星载数据的绝大部分存储需求。

    面向FPGA平台的NAND Flash BCH纠检错模块

    公开(公告)号:CN117349077A

    公开(公告)日:2024-01-05

    申请号:CN202311073857.1

    申请日:2023-08-24

    Abstract: 本发明公开了一种面向FPGA平台的NAND Flash BCH纠检错模块,能够部署在FPGA等可编程逻辑电路上,且存储占用小、并行化程度高、数据吞吐率高以及逻辑资源占用少,基于FPGA的BCH编解码模块,用于实现NAND Flash数据的纠检错,该模块具备完整的编码和解码框架,便于集成到对应的嵌入式平台和存储系统中,相比于传统的多重备份、LDPC/ECC编/解码等策略,具有存储占用小,并行化程度高,数据吞吐率高,逻辑资源占用少等特点,可以部署在FPGA等可编程逻辑电路上,解决空间嵌入式环境中大容量数据的可靠存储问题。

Patent Agency Ranking