-
公开(公告)号：CN101763316B
公开(公告)日：2011-06-29
申请号：CN200910264520.2
申请日：2009-12-25
Applicant: 东南大学
IPC: G06F12/08
CPC classification number: Y02D10/13
Abstract: 本发明公开了一种基于虚存机制对指令片上异构存储资源动态分配的方法，充分利用指令片上存储资源，包括指令Cache和指令SPM。本发明采用时隙分析方法，对高频率引起指令Cache命中和缺失的时间和空间分布进行分析，得到指令Cache的时隙访问图，并对其进行数学抽象。根据能耗目标函数、性能目标函数，利用整数非线性规划的方法选出不同时隙中需要优化的程序指令部分，利用时钟模块对不同的程序阶段进行划分，在时钟中断时，使用指令SPM控制器，将有优化价值的指令页动态重映射到片上指令SPM存储器中，由此可以避免因指令Cache冲突引起的额外访存，同时由Cache和SPM的单次访问能耗差获得能耗收益。本发明方法对指令片上异构存储的充分利用，可以降低系统能耗，提升系统性能。
-
公开(公告)号：CN101144857B
公开(公告)日：2011-05-18
申请号：CN200710133933.8
申请日：2007-10-16
Applicant: 东南大学
Abstract: 本发明提出了一种二级数字下变频的低功耗GPS接收机结构，在传统接收机接收通道之前引入预下变频电路，该电路将GPS信号搬移到近似零频处，并将其转化为正交信号；下变频之后的GPS数字信号通过抽取减小采样频率和采样数据，并且提供给后续的GPS接收通道，后续的GPS接收通道不采样CLKH，而是由预下变频电路产生的CLKL驱动；接收通道与传统接收器中的接收通道结构完全一致，只是驱动时钟为CLKL。通过预下变频将1-5MHz左右的中频信号下变频到近似零中频，抽取并将GPS数字信号的采样频率降低，从而达到降低GPS跟踪功耗的目的。
-
公开(公告)号：CN101078944B
公开(公告)日：2010-05-26
申请号：CN200710022265.1
申请日：2007-05-11
Applicant: 东南大学
IPC: G06F1/08 , H03K5/1252
Abstract: 一种时钟切换电路，尤其是涉及一种无毛刺时钟切换电路。包括有数据选择器、级联的三级同步电路、延时电路和门控电路，数据选择器切换输入的时钟信号产生有毛刺的时钟信号，三级同步电路同步于数据选择器输出的时钟信号，第一级同步电路和第三级同步电路的输出信号在门控电路中进行异或，用于屏蔽时钟信号切换后产生的毛刺，延时电路使时钟信号延时，避免时钟信号边沿与同步电路输出的电平同时翻转，从而产生新的毛刺，本发明时钟切换电路用于具有多路时钟信号的系统中，实现时钟的无毛刺切换。
-
公开(公告)号：CN101635168A
公开(公告)日：2010-01-27
申请号：CN200910183606.2
申请日：2009-08-12
Applicant: 东南大学
IPC: G11C11/40
Abstract: 一种亚阈值存储单元阵列容量和密度的增强电路，由第一、第二增强晶体管、第一、第二屏蔽传输门，以及第一、第二逻辑存储电容组成，第一增强晶体管的源端与第二增强晶体管的源端连接并接电源电压，第一增强晶体管的漏端与第一屏蔽传输门的输入/输出端连接并作为位线端，第二增强晶体管的漏端与第二屏蔽传输门的输入/输出端连接并作为位线的非端，第一增强晶体管的体端与栅端相连，第一增强晶体管的栅端与第一逻辑存储电容的一端连接并与第一屏蔽传输门的输出/输入端连接，另一端接地，增强晶体管的体端与栅端相连，第二增强晶体管的栅端与第二逻辑存储电容的一端连接并与第二屏蔽传输门的输出/输入端连接，第二逻辑存储电容的另一端接地。
-
公开(公告)号：CN101144857A
公开(公告)日：2008-03-19
申请号：CN200710133933.8
申请日：2007-10-16
Applicant: 东南大学
Abstract: 本发明提出了一种二级数字下变频的低功耗GPS接收机结构，在传统接收机接收通道之前引入预下变频电路，该电路将GPS信号搬移到近似零频处，并将其转化为正交信号；下变频之后的GPS数字信号通过抽取减小采样频率和采样数据，并且提供给后续的GPS接收通道，后续的GPS接收通道不采样CLKH，而是由预下变频电路产生的CLKL驱动；接收通道与传统接收器中的接收通道结构完全一致，只是驱动时钟为CLKL。通过预下变频将1－5MHz左右的中频信号下变频到近似零中频，抽取并将GPS数字信号的采样频率降低，从而达到降低GPS跟踪功耗的目的。
-
Patent Agency Ranking
公开(公告)号：CN101109801A
公开(公告)日：2008-01-23
申请号：CN200710024877.4
申请日：2007-07-06
Applicant: 东南大学
Abstract: 本发明公开了一种全球定位系统相关器电路，包括：6位全加器、寄存器组、锁存器组和时钟产生电路，6位全加器与寄存器组连接，寄存器组与锁存器组连接，时钟产生电路的第一时钟信号作寄存器组的开关控制信号，时钟产生电路的第二时钟信号作寄存器组的复位信号和锁存器组的开关控制信号，在6位全加器与锁存器组之间设有14位计数器，14位计数器功能控制端C与6位全加器最高位进位信号端连接，14位计数器的14个输出端分别与锁存器组的第七至第二十输入端连接，时钟产生电路产生的第一时钟信号同时用作14位计数器的时钟信号，时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号，该第三时钟信号用作14位计数器的复位信号。
-
公开(公告)号：CN1606096A
公开(公告)日：2005-04-13
申请号：CN200410065237.4
申请日：2004-11-03
Applicant: 东南大学
IPC: G11C11/413
Abstract: 低位线摆幅的低功耗静态随机存储器是一种高性能存储器的设计，该存储器包括基于电荷共享的预充电电路、存储体单元、行解码器、列解码器、选择器、读写控制电路、灵敏放大器、输入处理电路；其中，基于电荷共享的预充电电路的“位线”端分别接选择器的“双向端口”，行解码器与“字线”相接，在每对两相邻的“位线”上分别接有一个存储体单元，存储体单元的“字线”端接在“字线”上；列解码器输出端分别接选择器的“使能信号”端；读写控制电路的输入端接读写信号，输出端中的“放大器使能信号”接灵敏放大器，输出端中的“写使能信号”接输入处理电路；输入处理电路的输出端分别接灵敏放大器以及选择器的输入端。
-
公开(公告)号：CN110738014B
公开(公告)日：2022-11-18
申请号：CN201910922772.3
申请日：2019-09-27
Applicant: 东南大学
IPC: G06F30/3312
Abstract: 本发明公开了一种时序电路统计分析中的关键工艺波动确定方法，本发明首先定义参考工作条件，并基于多元线性回归求出在参考工作条件下所有单元的各工艺波动参考权重，其中工作条件至少包含电压、温度、输入转换时间和输出电容，权重定义为工艺波动对单元/电路延迟的影响程度；利用随机生成的多组不同工作条件及各条件下的工艺波动权重，构建工艺波动权重与参考权重、工作条件偏差之间的二阶模型；通过单次电路仿真得到各单元的工作条件，通过二阶模型得到对应的工艺波动权重。根据较大权重所对应的工艺波动作为关键参数，可以实现电路的工艺波动参数快速降维。
-
公开(公告)号：CN108509723B
公开(公告)日：2022-05-03
申请号：CN201810283273.X
申请日：2018-04-02
Applicant: 东南大学
IPC: G06F30/392 , G06F30/398 , G06N3/04 , G06N3/08
Abstract: 本发明公开了一种基于人工神经网络的LRU Cache预取机制性能收益评估方法，选取神经网络训练参数拟合预取机制引入前的访存堆栈距离分布与预取机制引入后的Cache访问缺失次数，构建神经网络模型；计算目标程序的目标堆栈距离分布；将计算得到的目标堆栈距离分布导入构建的神经网络模型，预测不同目标程序在当前预取机制下的Cache访问缺失次数；利用堆栈距离分布计算预取机制引入前的Cache访问缺失次数，将预测的当前预取机制下的Cache访问缺失次数与预取机制引入前的Cache访问缺失次数进行对比，评估预取机制性能收益。可大幅提升Cache预取机制性能收益的预测速度。
-
公开(公告)号：CN108762811B
公开(公告)日：2022-03-22
申请号：CN201810283802.6
申请日：2018-04-02
Applicant: 东南大学
IPC: G06F30/33 , G06K9/62 , G06F117/08
Abstract: 本发明公开了一种基于聚类获取应用程序乱序访存行为模式的方法，对应用程序的乱序执行流进行重排序，得到访存顺序执行流，分别提取顺序执行流堆栈距离分布和乱序执行流堆栈距离分布；计算每个线程的顺序执行流堆栈距离分布和乱序执行流堆栈距离分布的堆栈距离分布变化百分比；对所有线程的堆栈距离分布变化百分比进行聚类；根据聚类结果，从每一类中选出距离质心最近的线程的程序片段。使用该方法获得的访存行为模式可以作为一个程序内部指令乱序的最小变化单位，提供更细粒度的乱序行为分析。
-
-
-
-
-
-
-
-
-
Search Results
63
records
(took 0.041 seconds)
