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公开(公告)号：CN105993004B
公开(公告)日：2019-04-02
申请号：CN201480065922.9
申请日：2014-11-26
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/1027 , G06F12/1009
Abstract: 一种处理器，包含一映射模块，用以将架构虚拟处理器标识符映射至非架构全域标识符并将架构程序内容标识符映射至非架构区域标识符。此处理器还包含一具有多个地址转译的转译后备缓冲器(TLB)。对于其中每个地址转译：当此地址转译为全域地址转译时，会在此地址转译加上其中一个非架构全域标识符，而映射模块已将其中一个虚拟处理器标识符映射至此非架构全域标识符；当此地址转译为区域地址转译时，会在此地址转译加上其中一个非架构区域标识符，而映射模块已将其中一个程序内容标识符映射至此非架构区域标识符。
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公开(公告)号：CN105573719B
公开(公告)日：2019-03-12
申请号：CN201510927507.6
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示多个非内核资源的其中一个的多个规定的加载微指令的其中一个，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一加载微指令派送后的第一数量的时钟周期之后，派送和第一加载微指令相依的一或多个新的微指令以进行执行，以及若在保留总线上指示第一加载微指令是多个规定的加载微指令，缓存一或多个新微指令的派送，直到第一加载微指令取得操作数。非内核资源包括不在内核上的高速缓存。
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公开(公告)号：CN105468336B
公开(公告)日：2019-02-12
申请号：CN201510929810.X
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指向多个非内核资源的其中一个的多个规定的加载微指令的其中一个，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令，直到第一加载微指令取得操作数。非内核资源包括经由联合测试工作群组接口，通过规定的加载微指令被程序化的随机存取存储器，当初始化时，乱序处理器存取随机存取存储器以决定规定的加载微指令。
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公开(公告)号：CN105993005A
公开(公告)日：2016-10-05
申请号：CN201480065923.3
申请日：2014-11-26
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/1027
CPC classification number: G06F12/0891 , G06F12/1027 , G06F12/1036 , G06F12/1063 , G06F12/109 , G06F15/7839 , G06F2212/1016 , G06F2212/1044 , G06F2212/683
Abstract: 一处理器包含一转译后备缓冲器(TLB)(206)与一映射模块(204)。此转译后备缓冲器(206)包含多个项目(300)，各该项目(300)用以保存一地址转译(306，308)与一有效比特向量(302，304)。对于一相对应的地址转译内容，该有效比特向量(302，304)的各个比特在该比特被设定时，指出该地址转译(306，308)为有效，而在该比特被清除时，指出该地址转译为无效。此转译后备缓冲器(206)还包含一无效化比特向量(302，304)。此无效化比特向量的比特对应于该多个项目(300)的该有效比特向量(302，304)的比特，其中，该无效化比特向量(302，304)具有一设定比特以表示同时清除各项目(300)的有效比特向量(302，304)的相对应比特。映射模块(204)用以产生此无效化比特向量(302，304)。
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公开(公告)号：CN105573786A
公开(公告)日：2016-05-11
申请号：CN201510930865.2
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/445
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中系统存储器包括一或多页表，用以存储虚拟地址和物理地址间的映射。
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Patent Agency Ranking
公开(公告)号：CN105573784A
公开(公告)日：2016-05-11
申请号：CN201510927589.4
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/445
CPC classification number: G06F9/3855 , G06F9/30043 , G06F9/3824 , G06F9/3836 , G06F9/3861 , G06F11/141 , G06F13/36 , G06F9/44521
Abstract: 用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指向多个非内核资源的其中一个的多个规定的加载微指令的其中一个，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，以及若第一加载微指令是规定的加载微指令的其中一个，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。非内核资源包括随机存取存储器，用以储存对应乱序处理器的微程序代码的派送，其中在初始化时，存取随机存取存储器以提取微程序代码的派送。
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公开(公告)号：CN105573723A
公开(公告)日：2016-05-11
申请号：CN201510933073.0
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
CPC classification number: G06F9/226 , G06F1/3243 , G06F9/30043 , G06F9/38 , G06F9/3836 , G06F12/0875 , G06F15/163 , G06F2212/452 , G06F9/3861
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，以及若第一加载微指令是指示从规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的一或多个新微指令，且若在保留总线上指示了第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括输入/输出单元，用以经由对应输入/输出的总线，执行输入/输出操作。
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公开(公告)号：CN105573721A
公开(公告)日：2016-05-11
申请号：CN201510930120.6
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
CPC classification number: G06F15/80 , G06F9/3824 , G06F9/3834 , G06F9/3842 , G06F9/3861 , G06F9/3869 , G06F9/3885
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是多个规定的加载微指令的其中一个，在总线进行检测和指示。第二保留站在第一加载微指令派送后的第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若在总线上指示了，第一加载微指令是多个规定的加载微指令的其中一个，第二保留站缓存一或多个新微指令的派送，直到第一加载微指令取得操作数。非内核资源包括熔丝阵列以存储对应乱序处理器的规定的加载微指令，且在初始化时，乱序处理器存取熔丝阵列以决定规定的加载微指令。
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公开(公告)号：CN105573719A
公开(公告)日：2016-05-11
申请号：CN201510927507.6
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
CPC classification number: G06F9/3838 , G06F9/30043 , G06F9/3824 , G06F9/3836 , G06F9/384 , G06F9/3855 , G06F9/3861
Abstract: 用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示多个非内核资源的其中一个的多个规定的加载微指令的其中一个，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一加载微指令派送后的第一数量的时钟周期之后，派送和第一加载微指令相依的一或多个新的微指令以进行执行，以及若在保留总线上指示第一加载微指令是多个规定的加载微指令，缓存一或多个新微指令的派送，直到第一加载微指令取得操作数。非内核资源包括不在内核上的高速缓存。
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公开(公告)号：CN105573714A
公开(公告)日：2016-05-11
申请号：CN201510930218.1
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/24
CPC classification number: G06F9/3838 , G06F9/30043 , G06F9/3834 , G06F9/3836 , G06F9/3855 , G06F9/5011 , G06F2209/507 , Y02D10/22 , G06F9/24
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示，其中规定的加载微指令要求至少一第一数量的时钟周期以提取所述操作数。第二保留站耦接至保留总线，且在第一加载微指令派送的第一数量的时钟周期后，派送和第一加载微指令相依的一或多个新微指令以进行执行，且若在保留总线上指示了，第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。
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