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公开(公告)号：CN104659078A
公开(公告)日：2015-05-27
申请号：CN201410677785.6
申请日：2014-11-21
Applicant: 三菱电机株式会社
Inventor： 吉野学
CPC classification number: H01L29/063 , H01L21/265 , H01L21/26513 , H01L21/266 , H01L21/30604 , H01L21/308
Abstract: 本发明是半导体装置及其制造方法，在该半导体装置中，以从将P型的半导体基板的表面覆盖的P型外延层的表面开始到达半导体基板的表面的方式，形成有配置了高电位侧电路区域(13)的N型扩散层(3)。以规定宽度将高电位侧电路区域(13)包围的方式，形成有N型的高耐压分离区域(16)。高耐压分离区域(16)具有：角部(18)，其位于沿着矩形的高电位侧电路区域(13)的角图案的位置；以及直线部(17)，其位于沿着直线图案的位置。与直线部(17)的N型扩散层(3a)的杂质的浓度相比，角部(18)的N型扩散层(3b)的杂质的浓度设定得更高。
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公开(公告)号：CN120072806A
公开(公告)日：2025-05-30
申请号：CN202411679678.7
申请日：2024-11-22
Applicant: 三菱电机株式会社
IPC: H01L23/64
Abstract: 本公开的目的在于在具有绝缘型的信号传输元件的半导体装置中抑制芯片尺寸的增加及工艺成本的上升。半导体装置(1010)在俯视观察时被划分为以接地电位为基准电位的低电位区域(1)、以浮动电位为基准电位的高电位区域(2)以及设置在低电位区域与高电位区域之间并将两者分离的高耐压分离区域(3)。半导体装置具备设置在高耐压分离区域的元件构造(21)之上的信号传输元件。信号传输元件具备：初级线圈(18)，设置在高耐压分离区域的低电位区域侧并与低电位区域连接；和次级线圈(19)，设置在高耐压分离区域的高电位区域侧并与高电位区域连接。初级线圈和次级线圈通过与P型基板(4)的主面平行的方向的磁场而相互磁耦合。
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公开(公告)号：CN113140615B
公开(公告)日：2024-03-08
申请号：CN202110035225.0
申请日：2021-01-12
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L27/088
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公开(公告)号：CN110634835B
公开(公告)日：2023-10-24
申请号：CN201910517155.5
申请日：2019-06-14
Applicant: 三菱电机株式会社
IPC: H01L23/528 , H01L21/768
Abstract: 本发明目的是提供能够缓和台阶的半导体装置及其制造方法。本发明涉及的半导体装置具备：第1层间绝缘膜，具有第1开口；第2层间绝缘膜，具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；第2配线层；第3层间绝缘膜；以及SOG(Spin on Glass)膜，以俯视观察时与第1开口重叠的方式形成，第2开口的开口面积比第1开口大，在剖视观察时，在将第1开口的宽度即第1开口宽度设为W1，将第2开口的宽度即第2开口宽度设为W2，将从半导体衬底表面到第2开口处的第3层间绝缘膜的表面为止的高度的最小值设为H1，以及将从半导体衬底表面到第2开口的端部即第2开口端处的第3层间绝缘膜的表面为止的高度设为H2时，满足(H2‑H1)/((W2‑W1)/2)≤3.6。
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公开(公告)号：CN116666066A
公开(公告)日：2023-08-29
申请号：CN202310135786.7
申请日：2023-02-20
Applicant: 三菱电机株式会社
Abstract: 提供一种能够抑制对线圈的特性造成的影响且将用于线圈的导线键合的焊盘增厚的变压器元件及其制造方法、半导体装置及其制造方法。变压器元件具有：面状的第1线圈；第1绝缘膜，其设置于第1线圈的上侧；面状的第2线圈，其设置于第1绝缘膜之上，与第1线圈相对；第1焊盘，其设置于第1绝缘膜之上，与第2线圈的一端侧连接；第2焊盘，其设置于第1焊盘之上；以及第2绝缘膜，其以覆盖第2线圈的方式设置于第1绝缘膜之上以及第2线圈之上，第1焊盘和第2焊盘合起来的厚度比第2线圈厚，第2焊盘部分地覆盖第2绝缘膜。
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Patent Agency Ranking
公开(公告)号：CN109314081B
公开(公告)日：2023-01-06
申请号：CN201680086460.8
申请日：2016-06-10
Applicant: 三菱电机株式会社
Inventor： 吉野学
IPC: H01L21/8234 , H01L27/06 , H01L27/088 , H02M1/08 , H03F3/34 , H03K19/0185
Abstract: 目的在于提供能够实现半导体装置的高耐压化的技术。半导体电路包含第1电阻、第2电阻、第3电阻、MOSFET和反相器。第1电阻、第2电阻及第3电阻串联连接于电源与和低电位侧电路的基准电压对应的接地之间。MOSFET在第2电阻与接地之间与第3电阻并联连接，并且MOSFET的栅极与低电位侧电路电连接。反相器电连接于连接点与高电位侧电路之间，该连接点是第1电阻与第2电阻之间的连接点。
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公开(公告)号：CN111384177A
公开(公告)日：2020-07-07
申请号：CN201911335808.4
申请日：2019-12-23
Applicant: 三菱电机株式会社
Inventor： 吉野学
Abstract: 得到能够以小面积而实现高耐压MOS与高耐压隔离区域的电隔离，抑制泄漏电流而提高误动作耐量的半导体装置。高电位侧电路区域(4)、低电位侧电路区域(5)以及进行高电位侧电路区域(4)与低电位侧电路区域(5)之间的信号传输的高耐压MOS(7)设置于1个半导体衬底(8)。高耐压隔离区域(9)将高电位侧电路区域(4)与低电位侧电路区域(5)进行隔离。沟槽隔离部(11)将高耐压MOS(7)与高耐压隔离区域(9)进行隔离。N型扩散层(12)在高电位侧电路区域(4)以及高耐压隔离区域(9)设置于半导体衬底(8)的上表面。与N型扩散层(12)相比杂质浓度低的N型区域(14)设置于沟槽隔离部(11)的两侧面。
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公开(公告)号：CN110729307A
公开(公告)日：2020-01-24
申请号：CN201910631536.6
申请日：2019-07-12
Applicant: 三菱电机株式会社
IPC: H01L27/12 , H01L21/762 , H01L29/06
Abstract: 本发明的目的在于在晶片粘接型的介电隔离构造中实现高耐压化而不使SOI层厚膜化。SiC－SOI器件(1001)的器件区域(RD)具备：第1沟槽(8)，其连续地或间断地包围N－型漂移区域(3A)，不贯穿SiC衬底；N+型侧面部扩散区域(5)，其形成于第1沟槽(8)的两个侧面；N+型底部扩散区域(4)，其形成于N－型漂移区域(3A)的下方，与N+型侧面部扩散区域(5)相接；以及多个薄绝缘膜(23)，它们在漂移区域的表面附近以小于或等于0.4μm的间隔形成。周边区域(RC)具备：第2沟槽(10)，其以连续地包围第1沟槽(8)的方式形成，贯穿SiC衬底；以及隔离绝缘膜区域(11)，其形成于第2沟槽(10)的两个侧面。
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公开(公告)号：CN109314081A
公开(公告)日：2019-02-05
申请号：CN201680086460.8
申请日：2016-06-10
Applicant: 三菱电机株式会社
Inventor： 吉野学
IPC: H01L21/8234 , H01L27/06 , H01L27/088 , H02M1/08 , H03F3/34 , H03K19/0185
Abstract: 目的在于提供能够实现半导体装置的高耐压化的技术。半导体电路包含第1电阻、第2电阻、第3电阻、MOSFET和反相器。第1电阻、第2电阻及第3电阻串联连接于电源与和低电位侧电路的基准电压对应的接地之间。MOSFET在第2电阻与接地之间与第3电阻并联连接，并且MOSFET的栅极与低电位侧电路电连接。反相器电连接于连接点与高电位侧电路之间，该连接点是第1电阻与第2电阻之间的连接点。
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