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公开(公告)号：CN104036815A
公开(公告)日：2014-09-10
申请号：CN201410049098.X
申请日：2014-02-12
Applicant: 三星电子株式会社
CPC classification number: G11C13/0061 , G11C13/0002 , G11C13/004 , G11C2213/72
Abstract: 公开了一种用于降低访问延时的非易失性存储装置和相关方法。所述非易失性存储装置包括：存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。
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公开(公告)号：CN102522351B
公开(公告)日：2014-06-25
申请号：CN201110421800.7
申请日：2008-10-06
Applicant: 三星电子株式会社
IPC: H01L21/66
CPC classification number: H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/05573 , H01L2224/16145 , H01L2225/06503 , H01L2225/06513 , H01L2924/01019 , H01L2924/01021 , H01L2924/01055
Abstract: 本发明提供一种使用多个垂直连接路径配置横贯堆叠的多个器件的合并垂直信号路径的方法，其中所述堆叠的多个器件包括多个段。该方法包括：分别检测所述多个段中的每一个是合格段还是故障段；以及将来自所述多个垂直连接路径中的至少两个中的每一个的至少一个合格段合并-连接以配置所述合并垂直信号路径。
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公开(公告)号：CN102591590A
公开(公告)日：2012-07-18
申请号：CN201110399064.X
申请日：2011-12-05
Applicant: 三星电子株式会社
Inventor： 郑会柱
CPC classification number: G11C7/109 , G06F2213/0038
Abstract: 提供了一种多芯片存储器件和控制该存储器件的方法。多芯片存储器件包括：第一存储器芯片；以及第二存储器芯片，与第一存储器芯片共享输入/输出信号线，其中，第一存储器芯片和第二存储器芯片中的每一个通过参考命令历史确定是否执行没有附带地址的命令。
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公开(公告)号：CN101488497A
公开(公告)日：2009-07-22
申请号：CN200810154769.3
申请日：2008-10-06
Applicant: 三星电子株式会社
IPC: H01L25/18 , H01L23/538 , H01L21/60 , H01L21/66
CPC classification number: H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/05573 , H01L2224/16145 , H01L2225/06503 , H01L2225/06513 , H01L2924/01019 , H01L2924/01021 , H01L2924/01055
Abstract: 本发明提供一种包括堆叠的多个器件的装置及相关方法。该装置包括：堆叠的多个器件，包括主器件以及至少一个副器件；多个段，每个段与所述堆叠的多个器件中的一个关联；以及横贯所述堆叠的多个器件的多个N垂直连接路径。该装置进一步包括从所述多个N垂直连接路径配置的多个M垂直信号路径，其中M小于N，并且所述多个M垂直信号路径中的至少一个是合并垂直信号路径，其由所述主器件使用来自所述多个N垂直连接路径中的至少两个中的每一个的至少一个段适应地配置。
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公开(公告)号：CN101241768A
公开(公告)日：2008-08-13
申请号：CN200710303524.8
申请日：2007-12-29
Applicant: 三星电子株式会社
CPC classification number: G06F11/1004
Abstract: 一种存储器装置，可以包括存储核心块、数据修补单元、循环冗余校验(CRC)产生单元和/或串行器。数据修补单元可配置来响应于第一读取脉冲，修补从存储核心块读取的并行数据。CRC产生单元可配置来响应于第二读取脉冲，基于并行数据产生CRC代码，第二读取脉冲从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据，和/或为串行数据的多位按顺序安排CRC代码以产生系统代码。
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Patent Agency Ranking
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公开(公告)号：CN106971758B
公开(公告)日：2022-05-03
申请号：CN201610991835.7
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了半导体存储装置、存储系统以及操作存储系统的方法。半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行ECC解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。
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公开(公告)号：CN107437435B
公开(公告)日：2021-05-04
申请号：CN201710371303.8
申请日：2017-05-23
Applicant: 三星电子株式会社
Abstract: 提供了一种操作半导体存储器件的方法。在操作包括含有多个存储体阵列的存储器单元阵列在内的半导体存储器件的方法中，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中与第一区域不同的第二区域中。
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公开(公告)号：CN104036815B
公开(公告)日：2017-08-01
申请号：CN201410049098.X
申请日：2014-02-12
Applicant: 三星电子株式会社
CPC classification number: G11C13/0061 , G11C13/0002 , G11C13/004 , G11C2213/72
Abstract: 公开了一种用于降低访问延时的非易失性存储装置和相关方法。所述非易失性存储装置包括：存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。
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