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公开(公告)号：CN101640534B
公开(公告)日：2011-09-14
申请号：CN200910184798.9
申请日：2009-08-14
Applicant: 东南大学
IPC: H03L7/08
Abstract: 一种应用快速频率捕获方法的全数字锁相环，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于：通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的频率经过分频后得到分频时钟频率与参考时钟频率相近；该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。
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公开(公告)号：CN102075179A
公开(公告)日：2011-05-25
申请号：CN201010622695.9
申请日：2010-12-31
Applicant: 东南大学
IPC: H03K19/0948
Abstract: 一种亚阈值锁存器，采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器；主、从锁存器中的反馈回路中设有传输门，从而使得本发明可以有效工作在亚阈值条件下。本发明具有较好的抗干扰能力，亚阈值锁存器功耗更低。
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公开(公告)号：CN101109801B
公开(公告)日：2010-10-27
申请号：CN200710024877.4
申请日：2007-07-06
Applicant: 东南大学
Abstract: 本发明公开了一种全球定位系统相关器电路，包括：6位全加器、寄存器组、锁存器组和时钟产生电路，6位全加器与寄存器组连接，寄存器组与锁存器组连接，时钟产生电路的第一时钟信号作寄存器组的开关控制信号，时钟产生电路的第二时钟信号作寄存器组的复位信号和锁存器组的开关控制信号，在6位全加器与锁存器组之间设有14位计数器，14位计数器功能控制端C与6位全加器最高位进位信号端连接，14位计数器的14个输出端分别与锁存器组的第七至第二十输入端连接，时钟产生电路产生的第一时钟信号同时用作14位计数器的时钟信号，时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号，该第三时钟信号用作14位计数器的复位信号。
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公开(公告)号：CN101640534A
公开(公告)日：2010-02-03
申请号：CN200910184798.9
申请日：2009-08-14
Applicant: 东南大学
IPC: H03L7/08
Abstract: 一种应用快速频率捕获方法的全数字锁相环，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于：通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的频率经过分频后得到分频时钟频率与参考时钟频率相近；该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。
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公开(公告)号：CN101561833A
公开(公告)日：2009-10-21
申请号：CN200910031327.4
申请日：2009-05-08
Applicant: 东南大学
IPC: G06F17/50
Abstract: 一种专用指令集处理器处理器的设计方法是一种在芯片设计之初就进行精确性能评估的方法，并且是提前具体应用的测试，使设计流程加快并且减少因芯片性能达不到要求而重新设计的可能性。其方法是在设计前期建立LISA的处理器模型，通过LISA模型生成相应的软件工具，并在ARM ESL上搭建与真实硬件性能相仿的虚拟原型平台，包括设计平台需要的周期精确的AHB总线模型、EMI模型、SDRAM模型；通过修改处理器的模型，搜索出各种不同情况下的性能，获得最优的软硬件划分方法；通过扩展平台上模块的模型，直接在模型上进行验证，加快处理器的设计周期。
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Patent Agency Ranking
公开(公告)号：CN101504861A
公开(公告)日：2009-08-12
申请号：CN200910025968.9
申请日：2009-03-16
Applicant: 东南大学
Abstract: 本发明公布了一种全数字延时锁定环电路，包括主延时线、控制器、相位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，主延时线的反馈时钟接口接相位检测单元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的输入端。本发明扩大了工作频率范围，提高了与DDR控制器的兼容性。
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公开(公告)号：CN101055613A
公开(公告)日：2007-10-17
申请号：CN200710022962.7
申请日：2007-05-25
Applicant: 东南大学
IPC: G06F21/02
Abstract: 一种芯片数据输出信号的保护方法及其电路。涉及嵌入式芯片接口，尤其涉及芯片接口数据输出信号的保护方法和电路。芯片内部的数据输出信号经选通电路由芯片的输出接口的引脚线输出。在系统设计调试阶段，控制逻辑电路中的延时电路在芯片内部复位信号作用下，产生延时信号作用于选通电路，禁止输出数据信号，控制逻辑电路中的控制输出寄存器输出缺省值，延时信号之后，允许选通电路输出数据信号。芯片正常工作阶段，控制逻辑电路中的控制输出寄存器接受芯片内部CPU的写入数据指令，在延时信号有效期内，写入数据指令通过CPU端口对控制输出寄存器置数，禁止选通电路输出数据信号。该保护方法及电路结构简单，无特殊工艺要求，可以防止芯片代码外泄。
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公开(公告)号：CN119047527A
公开(公告)日：2024-11-29
申请号：CN202411075896.X
申请日：2024-08-07
Applicant: 东南大学
Abstract: 本发明公开一种基于混合量化精度键值缓存的自注意力机制计算结构，属于计算、推算或计数的技术领域。该计算结构包括：自注意力机制计算模块、输入数据量化模块、混合量化精度的键值缓存模块、n‑m反量化操作模块以及计算差‑加载差匹配模块，在键值缓存中键矩阵采用n量化精度存储，值矩阵采用m量化精度存储。利用键矩阵和值矩阵之间由于Softmax和n‑m反量化操作模块产生的计算周期差，通过计算差‑加载差匹配模块，不断微调匹配键矩阵和值矩阵之间的计算周期差和加载周期差，在n‑m量化精度方案集合中选择最匹配的混合量化精度方案，实现了自注意力机制计算精度和模型压缩的动态调节，具有功耗低，能效高，延时低的技术优势。
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公开(公告)号：CN114024526B
公开(公告)日：2024-11-08
申请号：CN202111311933.9
申请日：2021-11-08
Applicant: 东南大学
IPC: H03H17/02
Abstract: 本发明公开了一种跨导电容复数滤波器的频率自校准电路。该电路基于锁相环的原理，使用与滤波器一致的跨导级，与比较器和数字逻辑电路一起组成压控振荡器，通过调节电压来改变跨导级的跨导值，从而改变压控振荡器的输出频率。当锁相环锁定时，滤波器中的跨导级跟随压控振荡器内的跨导级一起锁定，使滤波器在不同工艺角和温度的条件下保持频带一致，达到频率校准的目的。该方法简洁方便，锁定状态稳定，保证滤波器的性能，具有良好的应用价值。
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公开(公告)号：CN118520831A
公开(公告)日：2024-08-20
申请号：CN202410408156.7
申请日：2024-04-07
Applicant: 东南大学
IPC: G06F30/392 , G06N3/0464 , G06N3/042 , G06N3/092
Abstract: 本发明公开了一种基于强化学习和宏合法化的混合尺寸宏布局方法、设备及存储介质，通过结合强化学习和宏模块合法化算法，能够高效地处理混合尺寸及预先放置模块的宏模块布局问题。具体，使用卷积神经网络提取全局观测特征和图神经网络提取网表特征，使得强化学习代理实时捕获和聚合宏观及微观的电路布局信息，加速智能体学习。使用快速动作掩膜层生成算法及宏模块合法化算法来适应混合尺寸的宏模块放置，缓解不同网格化划分算法造成的空间浪费和计算开销。本发明提供的一种基于强化学习和宏合法化的混合尺寸宏布局方法、设备及存储介质，实现了在保证布局合法性的同时，提高布局质量，优化资源利用率，并缩短设计周期的多重目标。
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