公开(公告)号：CN101359628A

公开(公告)日：2009-02-04

申请号：CN200810150932.9

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  戴显英 ,  宋建军 ,  舒斌 ,  宣荣喜 ,  赵丽霞 ,  王晓燕 ,  秦珊珊

IPC: H01L21/8238

Abstract: 本发明公开了一种基于SiN/SiO2掩蔽技术的纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；利用SiO2与SiN的刻蚀速率比(4∶1)，刻蚀掉表面上除SiO2侧壁区域以外的SiN；再利用Ploy－Si与SiN的刻蚀速率比，刻蚀掉除SiO2侧壁区域以外的Ploy－Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101359626A

公开(公告)日：2009-02-04

申请号：CN200810150930.X

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 张鹤鸣 ,  戴显英 ,  胡辉勇 ,  宣荣喜 ,  舒斌 ,  宋建军 ,  王冠宇 ,  秦珊珊 ,  王晓燕

IPC: H01L21/8238

Abstract: 本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，保留窗口侧面的SiO2；利用Ploy－Si和SiN的刻蚀速率比(11∶1)，刻蚀掉上层的Ploy－Si；利用SiN与SiO2的刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy－Si与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，构成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。