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公开(公告)号：CN103197898B
公开(公告)日：2017-08-11
申请号：CN201310009350.X
申请日：2013-01-10
Applicant: 索尼公司
CPC classification number: G06F12/00 , G06F12/0238 , G06F2212/7202 , G06F2212/7208
Abstract: 公开一种包括写入块和读取块的存储控制装置。该写入块设立高速存取数据计数。如果多个数据待写到所述高速和所述低速存取存储块，则所述写入块将所述多个数据中如所述高速存取数据计数一样多的数据写到所述高速存取存储块作为高速存取数据，同时将剩余数据写到所述低速存取存储块作为低速存取数据。如果待读取写到所述低速和所述高速存取存储块的所述多个数据，则所述读取块发布请求到所述高速存取存储块以读取所述高速存取数据，和发布请求到所述低速存取存储块以在已读取所述高速存取数据之后开始读所述低速存取数据。
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公开(公告)号：CN103632732B
公开(公告)日：2017-07-11
申请号：CN201310359855.9
申请日：2013-08-16
Applicant: 索尼公司
CPC classification number: G06F12/00 , G11C13/0002 , G11C13/0064 , G11C13/0069 , G11C13/0097 , G11C2013/0073 , G11C2213/78
Abstract: 本发明提供存储器控制设备、非易失性存储器及存储器控制方法一种存储控制设备，该存储控制设备包括写入控制单元，按顺序地指定多个存储单元中作为数据写入单元的存储块；写入处理单元，将写入数据写入指定的存储块中；检验单元，从写入了写入数据的存储块中读出读取数据，并且针对多个存储单元中的每一个检验读取数据是否与写入数据一致；重试阻止单元，阻止对多个存储单元中读取数据与写入数据一致的存储单元再次执行写入写入数据的重试处理；以及重试控制单元，当写入所有写入数据的多个存储单元中的任一存储单元中读取数据与写入数据不一致时，指定多个存储块中的至少一些存储块，并且同时执行重试处理。
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公开(公告)号：CN104423896A
公开(公告)日：2015-03-18
申请号：CN201410397194.3
申请日：2014-08-12
Applicant: 索尼公司
IPC: G06F3/06
CPC classification number: G11C13/004 , G11C13/0002 , G11C13/0007 , G11C13/0033 , G11C13/0035 , G11C13/0069 , G11C29/42 , G11C29/56 , G11C2013/0076
Abstract: 本发明公开了存储控制装置、存储装置、信息处理系统和存储控制方法。该存储控制装置，包括：检测单元，检测用于存储单元阵列中执行仅执行来自第一操作和第二操作中的第一操作的第一重写处理的第一定时，在所述存储单元阵列中，各个位通过所述第一操作过渡到第一存储状态并通过所述第二操作过渡到第二存储状态；以及请求单元，当检测到所述第一定时时，对所述存储单元阵列作出第一重写处理的请求。
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公开(公告)号：CN103377693A
公开(公告)日：2013-10-30
申请号：CN201310146885.1
申请日：2013-04-25
Applicant: 索尼公司
CPC classification number: G11C7/1072 , G11C7/22 , G11C13/0007 , G11C13/0023 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C13/0097 , G11C2213/79
Abstract: 一种存储控制装置包括命令译码器和命令处理部分。所述命令译码器判断命令串中包括的不同命令的多个存取目标地址是否对应于具有共同基板的存储器单元阵列的各块中的同一块中相互不同的字。当判断命令的存取目标地址对应于存储器单元阵列的相同块中相互不同的字时，所述命令处理部分集中地和连续地执行命令的处理中的那些操作，其中在基板和位线之间施加相等电压作为驱动电压。
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公开(公告)号：CN103136067A
公开(公告)日：2013-06-05
申请号：CN201210484725.3
申请日：2012-11-23
Applicant: 索尼公司
CPC classification number: G06F11/1048
Abstract: 本发明涉及存储控制器、存储设备、信息处理系统以及存储控制方法。该存储控制器包括纠错码管理部、地址管理部以及纠错部。当多个单位数据和第二纠错码被存储在存储部中时，纠错码管理部以每个条目来管理预定的多个单位数据与对应于多个单位数据的第二纠错码之间的对应关系。地址管理部管理逻辑地址与纠错码管理部中的条目之间的对应关系。纠错部获取纠错码管理部中的与作为从地址管理部进行读取的对象的逻辑地址相对应的条目，并且基于在所关心的条目中管理的多个单位数据和第二纠错码来执行纠错。
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Patent Agency Ranking
公开(公告)号：CN102779095A
公开(公告)日：2012-11-14
申请号：CN201210135415.0
申请日：2012-05-02
Applicant: 索尼公司
CPC classification number: G06F12/0246 , G06F2212/7202
Abstract: 本发明公开了一种闪存装置、存储器控制装置、存储器控制方法及存储系统。其中，该闪存装置包括：闪存单元；以及控制单元，该控制单元被配置为执行控制使得大小小于闪存单元的块大小的数据被顺序写入闪存单元。
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公开(公告)号：CN104423896B
公开(公告)日：2018-12-07
申请号：CN201410397194.3
申请日：2014-08-12
Applicant: 索尼公司
IPC: G06F3/06
Abstract: 本发明公开了存储控制装置、存储装置、信息处理系统和存储控制方法。该存储控制装置，包括：检测单元，检测用于存储单元阵列中执行仅执行来自第一操作和第二操作中的第一操作的第一重写处理的第一定时，在所述存储单元阵列中，各个位通过所述第一操作过渡到第一存储状态并通过所述第二操作过渡到第二存储状态；以及请求单元，当检测到所述第一定时时，对所述存储单元阵列作出第一重写处理的请求。
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公开(公告)号：CN103513934B
公开(公告)日：2017-06-09
申请号：CN201310231214.5
申请日：2013-06-09
Applicant: 索尼公司
CPC classification number: G06F9/3004 , G11C7/1006 , G11C16/06
Abstract: 提供了存储器控制设备、存储器设备、信息处理系统和存储器控制方法。该存储器控制设备包括：预读取处理部分，在存储单元阵列的预定数据区域中，在写入处理之前从要写入的数据区域读取预读取数据；转换确定部分，在选择性地允许预读取数据转变到要在写入处理中写入的写入数据的第一转换候选或者第二转换候选时，基于两个值中较大的一个产生用于选择任何一个候选的确定结果，该两个值中的一个是从第一值转变到第二值的位的数目且另一个是从第二值转变到第一值的位的数目；和转换控制部分，根据确定结果选择任何一个候选。
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公开(公告)号：CN102779095B
公开(公告)日：2017-03-01
申请号：CN201210135415.0
申请日：2012-05-02
Applicant: 索尼公司
IPC: G06F12/02 , G06F12/0866
CPC classification number: G06F12/0246 , G06F2212/7202
Abstract: 本发明公开了一种闪存装置、存储器控制装置、存储器控制方法及存储系统。其中，该闪存装置包括：闪存单元；以及控制单元，该控制单元被配置为执行控制使得大小小于闪存单元的块大小的数据被顺序写入闪存单元。
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公开(公告)号：CN104067247A
公开(公告)日：2014-09-24
申请号：CN201280066605.X
申请日：2012-10-19
Applicant: 索尼公司
CPC classification number: G11C13/0069 , G06F11/1008 , G11C7/1009 , G11C7/1045 , G11C13/0004 , G11C13/0007 , G11C13/0035 , G11C16/08 , G11C2211/5646
Abstract: 本发明解决在非易失性存储器的数据保持特性中的变化。本发明的存储控制装置具有历史信息保持单元和比特操作单元。对于存储单元的预定数据区域为每一个比特保持不是第一值就是第二值，所述历史信息保持单元保持历史信息指示的是第一模式，预定数据区域中所有的比特被设置为第一值然后一些期望的比特被设置为第二值，指示的或是第二模式，预定数据区域中所有的比特被设置为第二值然后一些期望的比特被设置为第一值，在之前写操作期间被采用。如果所述历史信息指示的是第一模式，所述比特操作单元使用第二模式执行写操作，如果所述历史信息指示的是第二模式，所述比特操作单元使用第一模式执行写操作。
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