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公开(公告)号：CN102571119B
公开(公告)日：2016-06-08
申请号：CN201110361324.4
申请日：2011-11-15
Applicant: 瑞萨电子株式会社
IPC: H04B1/16
Abstract: 本发明涉及一种半导体集成电路及其操作方法，该集成电路装配有接收混频器和信号发生器。多级延迟电路响应于接收载波信号而生成多个时钟脉冲。相位检测单元检测在特定时钟脉冲的电压电平与先于特定时钟脉冲而生成的预定数量的时钟脉冲的电压电平之间的差异，从而检测出特定时钟脉冲的预定相位。时钟发生单元的选择器从时钟脉冲信号中输出分别具有多种相位的多个选择时钟脉冲信号。第一时钟合成逻辑单路对选择时钟脉冲执行逻辑运算，从而生成被供应给接收混频器的本地信号。
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公开(公告)号：CN102545782B
公开(公告)日：2016-04-20
申请号：CN201110419785.2
申请日：2011-12-15
Applicant: 瑞萨电子株式会社
IPC: H03B5/32
CPC classification number: H03B5/32 , H02H7/20 , H03B5/364 , H03B2200/0088 , H03B2202/03 , H03B2202/082 , H03B2202/084 , H05K1/181 , H05K2201/10075
Abstract: 本发明提供一种晶体振荡装置以及半导体装置，能够充分地适用低负载电容值对应的晶体振子。例如，在布线基板PCB上，配置振荡输入信号XIN用的布线图案LN_XIN和振荡输出信号XOUT用的布线图案LN_XOUT，在其之间的区域中配置接地电源电压VSS用的布线图案LN_VSS1b。在LN_XIN与LN_XOUT之间连接晶体振子XTAL，将成为其负载电容的电容Cg、Cd的一端与LN_VSS1b连接。进而，以包围这些布线图案的方式，配置VSS用的布线图案LN_VSS1a，而且，在下层中也配置VSS用的布线图案LN_VSSn。由此，能够实现XIN节点与XOUT节点之间的寄生电容降低、该节点的噪声耐性提高等。
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公开(公告)号：CN104158543A
公开(公告)日：2014-11-19
申请号：CN201410198384.2
申请日：2014-05-13
Applicant: 瑞萨电子株式会社
IPC: H03M1/10
CPC classification number: H03M1/1033 , H03M1/002 , H03M1/1052 , H03M1/12 , H03M1/201 , H03M1/44 , H03M1/46 , H03M1/66 , H03M1/745
Abstract: 本发明涉及电子系统及其操作方法。为了在包括DA转换单元和AD转换单元的电子系统中补偿AD转换单元的非线性和DA转换单元的非线性，一种电子系统包括A/D转换单元、D/A转换单元、AD转换补偿单元、DA转换补偿单元以及校准单元。在校准操作期间，校准单元设置AD转换补偿单元的操作特性和DA转换补偿单元的操作特性。在校准操作期间设置的AD转换补偿单元的操作特性补偿A/D转换单元的AD转换的非线性。在校准操作期间设置的DA转换补偿单元的操作特性补偿D/A转换单元的DA转换的非线性。
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公开(公告)号：CN109617529B
公开(公告)日：2023-03-10
申请号：CN201811529191.5
申请日：2011-12-15
Applicant: 瑞萨电子株式会社
IPC: H03B5/36
Abstract: 本发明提供一种半导体装置，能够充分地适用低负载电容值对应的晶体振子。例如，在布线基板PCB上，配置振荡输入信号XIN用的布线图案LN_XIN和振荡输出信号XOUT用的布线图案LN_XOUT，在其之间的区域中配置接地电源电压VSS用的布线图案LN_VSS1b。在LN_XIN与LN_XOUT之间连接晶体振子XTAL，将成为其负载电容的电容Cg、Cd的一端与LN_VSS1b连接。进而，以包围这些布线图案的方式，配置VSS用的布线图案LN_VSS1a，而且，在下层中也配置VSS用的布线图案LN_VSSn。由此，能够实现XIN节点与XOUT节点之间的寄生电容降低、该节点的噪声耐性提高等。
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Patent Agency Ranking
公开(公告)号：CN105871335A
公开(公告)日：2016-08-17
申请号：CN201610184601.1
申请日：2011-12-15
Applicant: 瑞萨电子株式会社
IPC: H03B5/36
CPC classification number: H03B5/32 , H02H7/20 , H03B5/364 , H03B2200/0088 , H03B2202/03 , H03B2202/082 , H03B2202/084 , H05K1/181 , H05K2201/10075
Abstract: 本发明提供一种晶体振荡装置以及半导体装置，能够充分地适用低负载电容值对应的晶体振子。例如，在布线基板PCB上，配置振荡输入信号XIN用的布线图案LN_XIN和振荡输出信号XOUT用的布线图案LN_XOUT，在其之间的区域中配置接地电源电压VSS用的布线图案LN_VSS1b。在LN_XIN与LN_XOUT之间连接晶体振子XTAL，将成为其负载电容的电容Cg、Cd的一端与LN_VSS1b连接。进而，以包围这些布线图案的方式，配置VSS用的布线图案LN_VSS1a，而且，在下层中也配置VSS用的布线图案LN_VSSn。由此，能够实现XIN节点与XOUT节点之间的寄生电容降低、该节点的噪声耐性提高等。
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公开(公告)号：CN104977957A
公开(公告)日：2015-10-14
申请号：CN201510175400.0
申请日：2015-04-14
Applicant: 瑞萨电子株式会社
IPC: G05F1/56
Abstract: 本公开涉及电流产生电路和包括其的带隙基准电路及半导体器件。提供一种电流产生电路，该电流产生电路包括：第一和第二双极晶体管；分别使得第一电流和第二电流流过第一和第二双极晶体管的电流分配电路，第一电流和第二电流与第一控制电压对应；设置在第一双极晶体管与第一电流分配电路之间的第一NMOS晶体管；设置在第二双极晶体管与第一电流分配电路之间的第二NMOS晶体管；第一电阻元件；根据第一NMOS晶体管的漏极电压和基准偏压向第一和第二NMOS晶体管的栅极输出第二控制电压的第一运算放大器；和根据第二NMOS晶体管的漏极电压和基准偏压产生第一控制电压的第二运算放大器。
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公开(公告)号：CN104753536A
公开(公告)日：2015-07-01
申请号：CN201410832040.2
申请日：2014-12-26
Applicant: 瑞萨电子株式会社
IPC: H03M1/12
CPC classification number: H03M1/0634 , H03M1/002 , H03M1/0617 , H03M1/1009 , H03M1/12 , H03M1/1215 , H03M1/1225
Abstract: 本发明涉及A/D转换器电路和半导体集成电路。模拟数字转换器电路具有简单的设计且能够防止表面积的增加和其它问题。用于将模拟输入信号转换为数值的模拟数字转换器电路包括将模拟输入信号转换为校正前的数字值的模拟数字转换器单元，以及用于数字地校正从模拟数字转换器单元输出的校正前数字值的校正器单元。校正器单元包括输出通过将为每个比特提供的权重系数与从A/D转换器单元输出的校正前数字值的每个比特相乘并将它们求和而获得的校正后数字值的权重系数乘法器单元，以及用于搜索权重系数以便最小化基于校正后数字值和校正后数字值的近似值而生成的误差信号的权重系数搜索单元。
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公开(公告)号：CN102571119A
公开(公告)日：2012-07-11
申请号：CN201110361324.4
申请日：2011-11-15
Applicant: 瑞萨电子株式会社
IPC: H04B1/16
Abstract: 本发明涉及一种半导体集成电路及其操作方法，该集成电路装配有接收混频器和信号发生器。多级延迟电路响应于接收载波信号而生成多个时钟脉冲。相位检测单元检测在特定时钟脉冲的电压电平与先于特定时钟脉冲而生成的预定数量的时钟脉冲的电压电平之间的差异，从而检测出特定时钟脉冲的预定相位。时钟发生单元的选择器从时钟脉冲信号中输出分别具有多种相位的多个选择时钟脉冲信号。第一时钟合成逻辑单路对选择时钟脉冲执行逻辑运算，从而生成被供应给接收混频器的本地信号。
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公开(公告)号：CN102543993A
公开(公告)日：2012-07-04
申请号：CN201110332695.X
申请日：2011-10-28
Applicant: 瑞萨电子株式会社
Inventor： 奥田裕一
CPC classification number: H03K17/14 , G06K7/10237 , G06K19/0705 , G06K19/0709 , H01L27/0222 , H01L27/088 , H01L27/0928 , H03K17/063 , H03K17/60 , H03K17/6877
Abstract: 一种用于无线通信的半导体装置，其实现了泄漏电力的减少并且允许改进电力效率。例如，用于驱动天线的天线驱动部和用于对来自天线的输入电力进行整流的整流部耦合到外部端子。天线驱动部包括上拉PMOS晶体管和下拉NMOS晶体管。在整流部中，通过升压电路使由全波整流电路生成的电源电压升压。例如，当停止提供来自电池的电源电压时，通过升压电路的升压得到的电源电压被提供给每个上拉PMOS晶体管的体。
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