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公开(公告)号：CN101082860A
公开(公告)日：2007-12-05
申请号：CN200710069747.2
申请日：2007-07-03
Applicant: 浙江大学
IPC: G06F7/533
Abstract: 本发明涉及一种用于解决现代数字信号处理器中多种乘累加模式的乘累加装置。本发明提出的乘累加装置包括操作数译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元，所述预译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元按顺序依次连接。本发明结构安排合理，更好更快的实现了乘累加/减功能；对BOOTH编码算法进行改进，最大限度的保证系统的精度，满足了处理器位宽的限制；部分积相加采用分裂式Wallace树型加法结构，减小了Wallace树型结构的时延，有利于流水MAC的时延均衡；将舍入操作前置于累加单元完成，减少整个MAC的时延。
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公开(公告)号：CN101866479B
公开(公告)日：2011-12-07
申请号：CN201010166256.1
申请日：2010-05-07
Applicant: 浙江大学
IPC: G06T3/40
Abstract: 一种基于非下采样Contourlet变换的边缘自适应图像放大方法，步骤包括：(1)输入原始图像，设定目标图像的分辨率，确定图像的放大比例系数；(2)对原始图像进行非下采样Contourlet变换，得到变换域的方向子带系数图像；(3)对方向子带系数图像采用方向自适应的插值方法放大至目标分辨率；(4)根据放大的方向子带系数图像，估计目标图像每一待插值点的插值方向；(5)根据目标图像待插值点的插值方向，采用方向自适应的插值方法获得待插值点的像素值；(6)输出最终的放大图像。本发明实现了任意方向的插值，放大后的图像边缘平滑度高，图像整体视觉效果好，可应用于灰度或彩色图像的比例放大。
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公开(公告)号：CN101719116A
公开(公告)日：2010-06-02
申请号：CN200910154752.2
申请日：2009-12-03
Applicant: 浙江大学
IPC: G06F15/167
Abstract: 本发明公开了一种共享存储式多处理器系统，包括2个以上的处理器，还包括存储器以及总线/片上网络，总线/片上网络的一端与每个处理器相连、总线/片上网络的另一端与存储器相连；在每个处理器内分别设置一个事务读写缓存和一个事务属性缓存；在处理器内设置与每个处理器相对应的处理器局部缓存。本发明还同时公开了利用上述共享存储式多处理器系统进行的基于异常处理的事务存储访问机制实现方法，其设置5种异常机制，分别为：事务初始异常机制、事务满异常机制、事务读写异常机制、事务提交异常机制和事务重启异常机制。本发明用于解决事务存储实现时的缓存溢出问题。
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Patent Agency Ranking
公开(公告)号：CN100514281C
公开(公告)日：2009-07-15
申请号：CN200410016756.1
申请日：2004-03-03
Applicant: 浙江大学
IPC: G06F9/38
Abstract: 本发明公开了一种微处理器及计算机系统，旨在提供一种面向内存的数字信号处理器(DSP)结构，尤其涉及到数字信号处理器中数据旁路技术。本发明提出了一种新的数据旁路技术，在该电路中，实现了6路的数据转发，其中4路对11个数据源进行有优先级的并行数据选择，2路对3个数据源进行有优先级的并行数据选择。本发明的有益效果是减少流水线中的冲突停顿，减少时延，提高处理器的时钟，从而提高实时处理能力。本发明设计的6级流水线结构的数字信号处理器中的数据旁路技术对关键的4路都采用了并行处理技术，而一般的做法是每一路需要用10个数据选择器进行串行数据选择。
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公开(公告)号：CN101365133A
公开(公告)日：2009-02-11
申请号：CN200810120837.4
申请日：2008-09-18
Applicant: 浙江大学
Abstract: 本发明公开了一种DCT域插值舍入误差补偿方法，该方法包括输入DCT域插值后的插值块；判断插值块的各像素的水平和垂直方向运动矢量的指向，将插值块分为水平插值块、垂直插值块和双向插值块；判断插值块的水平粗糙度和垂直粗糙度，确定插值块的类型；根据插值块的类型确定各个类型对应的DCT直流系数补偿值；分别对各个类型的插值块进行DCT直流系数补偿，补偿后的插值块与残差相加完成DCT域块重建五个步骤。本发明方法引入DCT域插值块的平滑性判决，给予DCT域平滑块和粗糙块不同的补偿值，抑制DCT域图像重建中的误差扩散现象，获得更好的DCT域双线性半像素插值舍入补偿效果，提高DCT域重建图像质量。
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公开(公告)号：CN101201732A
公开(公告)日：2008-06-18
申请号：CN200710071565.9
申请日：2007-10-09
Applicant: 浙江大学
IPC: G06F9/38
Abstract: 本发明公开了一种32位的多模式微处理器，该处理器核以两条六级流水线PIPE1和PIPE2结构为基础，PIPE1和PIPE2均包括取指、译码、执行、访存、TAG比较和回写这六个流水级；此处理器支持3种运行模式：双核模式、双发射模式或双线程模式；在双核模式下，处理器在微结构上分开，是两个高性能的单发射处理器；在双发射模式下，处理器在微结构上合拢，是一个高性能的双发射精简指令集计算机处理器；在双线程模式下，处理器是一个介于细粒度和同时多线程技术之间“伪”SMT处理器，此时处理器可以支持两种运行方式。使用本发明的微处理器，能根据应用的特点配置成不同的运行模式。
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公开(公告)号：CN1622052A
公开(公告)日：2005-06-01
申请号：CN200410089584.0
申请日：2004-12-15
Applicant: 浙江大学
IPC: G06F11/36
Abstract: 本发明公开了一种微处理器及计算机系统，旨在提供一种能够完成对DSP核的功能验证，并使DSP处理器具有实时仿真验证功能的嵌入式信号处理器模拟器。本发明提供了一种嵌入式信号处理器模拟器，包括标准TAP模块控制器，还包括串并转换电路模块、包装电路模块Wrapper、和调试模块Debugger，所述标准TAP模块控制器、指令寄存器、译码逻辑模块顺序连接，扫描链寄存器、调试模块Debugger、旁路寄存器和IDCODE寄存器并联连接，一端与数据输入TDI引脚连接，另一端与多路开关连接。本发明在基于硬件仿真器上对其进行仿真验证，解决了基于仿真器仿真方法速度慢的缺点，同时又解决了基于硬件仿真器仿真方法缺乏调试手段的缺点。
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公开(公告)号：CN1560731A
公开(公告)日：2005-01-05
申请号：CN200410016753.8
申请日：2004-03-03
Applicant: 浙江大学
IPC: G06F9/38
Abstract: 本发明公开了一种微处理器及计算机系统，旨在提供一种32位媒体数字信号处理器。该处理器包括整型处理器核、流水控制单元、取指单元、指令、取操作数、数据、指令高速缓存、数据高速缓存、片上存储器、通用寄存器文件、媒体寄存器文件、总线接口单元、系统总线、整数执行单元、信号执行单元、媒体执行单元、算术逻辑单元、桶形移位器、整数乘加器，经电路连接组成，以及旁路单元和系统控制协处理器。本发明的媒体数字信号处理器的指令结构分为面向寄存器操作的寄存器—寄存器类指令，和面向存储器操作的寄存器—存储器类指令。既善于执行系统程序，又善于执行数字信号处理程序，兼有RISC处理器和DSP处理器结构特点，是RISC和DSP体系结构的有机融合体。
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