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公开(公告)号：CN110289040B
公开(公告)日：2021-05-11
申请号：CN201910555383.1
申请日：2019-06-25
Applicant: 浙江大学 , 南方电网科学研究院有限责任公司
Abstract: 本发明公开了一种系统芯片中BIST与ECC结合的存储器检测方法，属于存储器的内建自测试领域。包括BIST模块、ECC模块和存储器，具体方法如下：当ECC模块检测到写入与读出存储器的数据不一致，并且只有一比特的错误数据，则调用ECC纠正算法，对错误的一比特进行纠正，再返回BIST模块，BIST模块给出正确的结果；当ECC模块没有检测到错误，则BIST处的结果信号会给出正确的结果；当如果是有两比特及以上的错误，则ECC并没有纠正，返回给BIST时，会检测到错误的数据，BIST会给出错误的结果反馈。本发明提高了检测的存储器的良品率，一块存储空间出现一比特错误的时候仍然认为是正确的。
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公开(公告)号：CN114331803B
公开(公告)日：2025-04-01
申请号：CN202111603191.7
申请日：2021-12-24
Applicant: 浙江大学
IPC: G06T1/20
Abstract: 本发明属于集成电路设计领域，公开了一种面向多阶半色调的高效能专用处理器，采用SIMD‑VLIW架构，包括数据存储器、代码存储器、行缓存存储器、查找表存储器、寄存器堆和指令流水线组成；其特征在于：所述数据存储器用于软件堆栈；所述代码存储器用于处理器取指操作；所述行缓存存储器用于保存误差；所述查找表存储器用于存储查找表；所述指令流水线采用三级流水线，分别为取指流水线，译码流水线和执行流水线。本发明设计的专用多阶半色调处理器具有更高的执行效率，与基础的RISC‑V整数指令集相比，性能提升了4倍，面积增加了34%。
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Patent Agency Ranking
公开(公告)号：CN115033516A
公开(公告)日：2022-09-09
申请号：CN202210597342.0
申请日：2022-05-30
Applicant: 浙江大学
Abstract: 本发明属于微控制器及其外设通信接口领域，公开了一种基于多个单线SPI接口实现多线SPI接口传输的方法，包括步骤1：软件配置协议模式为N个通用标准单线SPI协议接口，配置N个通用标准单线SPI接口主装置，N个SPI从设备，N个通用标准单线SPI接口主装置分别接在N个SPI从设备上；步骤2：对不同SPI接口配置寄存器的广播写操作；步骤3：通过配置广播模式的开启或关闭实现多线或单线SPI接口传输。本发明通过复用原有的多个单线SPI接口实现了多线SPI传输，进一步提高了传输效率。
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公开(公告)号：CN114331803A
公开(公告)日：2022-04-12
申请号：CN202111603191.7
申请日：2021-12-24
Applicant: 浙江大学
IPC: G06T1/20
Abstract: 本发明属于集成电路设计领域，公开了一种面向多阶半色调的高效能专用处理器，采用SIMD‑VLIW架构，包括数据存储器、代码存储器、行缓存存储器、查找表存储器、寄存器堆和指令流水线组成；其特征在于：所述数据存储器用于软件堆栈；所述代码存储器用于处理器取指操作；所述行缓存存储器用于保存误差；所述查找表存储器用于存储查找表；所述指令流水线采用三级流水线，分别为取指流水线，译码流水线和执行流水线。本发明设计的专用多阶半色调处理器具有更高的执行效率，与基础的RISC‑V整数指令集相比，性能提升了4倍，面积增加了34%。
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公开(公告)号：CN114187161A
公开(公告)日：2022-03-15
申请号：CN202111484075.8
申请日：2021-12-07
Applicant: 浙江大学
Abstract: 本发明属于流处理器计算领域，公开了一种通用可配的图像流水线处理阵列架构，包括若干个像素处理模块，一个程序段存储模块、一个数据段存储模块、一个行数据存储模块和一个查找表存储模块；本发明通过设计一种通用的，适用于图像处理的流水线化DSP阵列架构，解决了传统定制化图像处理模块较差的灵活性，和通用多核架构对于吞吐需求过高的缺点。在此基础上提出了一种多DSP共享存储的架构，同时可以灵活的适配多种图像处理业务不同流水线的需求，并达到较好的吞吐和性能。
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公开(公告)号：CN110289041B
公开(公告)日：2021-05-18
申请号：CN201910556381.4
申请日：2019-06-25
Applicant: 浙江大学 , 南方电网科学研究院有限责任公司
Abstract: 本发明提出了一种BIST复用系统芯片中的ECC模块的检测存储器的装置，属于存储器的检测领域。所述装置包括BIST电路模块，ECC存储器，存储器，纠错编码器，纠错解码器。当ECC模块没有错误时，BIST可以选择复用ECC模块。本发明提出的装置通过向存储器读写数据的方式对其进行检测。在此过程中，当有一个比特的错误发生时，会被ECC纠错解码器模块所纠正，在BIST检测端不会检测到错误，给出的检测结果信号为pass，认为该区域仍然是可用的。当有两比特以上的错误的时候，才会认为是确实错误的，报出fail信号。本装置提高了检测时存储器的良品率。
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公开(公告)号：CN109783933A
公开(公告)日：2019-05-21
申请号：CN201910032702.0
申请日：2019-01-14
Applicant: 浙江大学
IPC: G06F17/50
Abstract: 本发明公开了一种AHB总线访问片上SRAM的桥接方法，属于SOC设计中数据的读写时序优化领域。读操作：在一段传输仅有读操作的情况下，AHB端的控制信号与SRAM端的控制信号直接相连传输，AHB端的数据信号与SRAM端的数据信号直接相连传输；写操作：在一段传输仅有写操作的情况下，AHB端的控制信号和地址信号寄存一个周期，在下一拍和数据一起传递给SRAM；写后读：在一段传输有读操作也有写操作，出现了写后读的情况下，将写操作的控制信号和数据寄存起来，暂时不传递给SRAM，下个周期读操作发起的控制信号可以直接传递给SRAM。本发明可以优化写后读情况下的时序，与通常处理方法相比，本发明提出的方法不需要阻塞读操作，优化一个周期的时序。
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