公开(公告)号：CN112349765A

公开(公告)日：2021-02-09

申请号：CN202010145996.0

申请日：2020-03-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树

IPC: H01L29/06 ,  H01L29/417 ,  H01L29/43 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

Abstract: 实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备包含第1导电型的第1层的半导体部、设置于半导体部的背面侧的第1电极、设置于表面侧的第2电极、选择性设置于第2电极与半导体部之间的控制电极和将第2电极与半导体部电连接的接触部。半导体部进一步包含选择性设置于第1层与第2电极之间的第2导电型的第2层、选择性设置于第2层与第2电极之间的第1导电型的第3层、和选择性地设置于第2层与第2电极之间且包含与第2层的第2导电型杂质相比高浓度的第2导电型杂质的第2导电型的第4层。接触部包含与第3层相接并且被电连接的第1导电型的第1半导体区域和与第4层相接并且被电连接的第2导电型的第2半导体区域。

公开(公告)号：CN108962993B

公开(公告)日：2021-09-24

申请号：CN201710790536.1

申请日：2017-09-05

Applicant: 株式会社东芝

Inventor： 藤农佑树 ,  横山升 ,  奥村秀树

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供半导体装置及其制造方法。实施方式所涉及的半导体装置的制造方法具备：在半导体基板上形成第1导电型的半导体层的工序；在上述半导体基板以及上述半导体层上形成沟槽的工序；在上述沟槽的内壁面上以及底面上形成第2导电型的半导体膜的工序；在上述半导体膜的侧面上以及底面上形成含有硅氧化物的第1绝缘膜的工序；在上述第1绝缘膜的侧面上以及底面上形成含有硅氮化物的第2绝缘膜的工序；以及在上述第2绝缘膜的侧面上以及底面上形成含有硅氧化物的第3绝缘膜的工序。

公开(公告)号：CN108962993A

公开(公告)日：2018-12-07

申请号：CN201710790536.1

申请日：2017-09-05

Applicant: 株式会社东芝

Inventor： 藤农佑树 ,  横山升 ,  奥村秀树

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L21/76224 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/4236 ,  H01L29/4991 ,  H01L29/515 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/66484 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7831

Abstract: 本发明提供半导体装置及其制造方法。实施方式所涉及的半导体装置的制造方法具备：在半导体基板上形成第1导电型的半导体层的工序；在上述半导体基板以及上述半导体层上形成沟槽的工序；在上述沟槽的内壁面上以及底面上形成第2导电型的半导体膜的工序；在上述半导体膜的侧面上以及底面上形成含有硅氧化物的第1绝缘膜的工序；在上述第1绝缘膜的侧面上以及底面上形成含有硅氮化物的第2绝缘膜的工序；以及在上述第2绝缘膜的侧面上以及底面上形成含有硅氧化物的第3绝缘膜的工序。