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公开(公告)号：CN101154465B
公开(公告)日：2011-10-05
申请号：CN200710180232.X
申请日：2001-09-20
Applicant: 株式会社东芝
IPC: G11C16/30
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：存储单元；产生用于控制上述存储单元动作的电压的电压发生电路(163)；存储由上述电压发生电路产生的电压初始值的存储电路(161)；与上述存储电路和上述电压发生电路连接、根据上述存储电路供给的初始值将由上述电压发生电路产生的电压控制为阶梯状的计数器(162)；在测试状态时供给上述计数器的第1信号(CT2)使上述计数器值每次以数个级进行变化。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN1856839B
公开(公告)日：2010-10-06
申请号：CN200480027371.3
申请日：2004-08-23
Inventor： 永岛宏行 , 田中智晴 , 河合矿一 , 卡德科尔·N.·奎德尔
CPC classification number: G11C11/5628 , G11C11/5635 , G11C16/10 , G11C2211/5641
Abstract: 提供一种使用多进制存储器中的一些存储块作为二进制存储块的非易失性半导体存储器件。非易失性半导体存储器件包括存储单元阵列、接口和写入电路。写入电路可根据输入到接口的数据写入命令通过第一写入次序或第二写入次序选择性地将数据写入存储单元阵列中。当从接口输入根据第一写入次序的数据写入命令时，写入电路在标记数据具有第一值时执行命令，并在标记数据具有第二值时不执行命令。
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公开(公告)号：CN101154465A
公开(公告)日：2008-04-02
申请号：CN200710180232.X
申请日：2001-09-20
Applicant: 株式会社东芝
IPC: G11C16/30
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：存储单元；产生用于控制上述存储单元动作的电压的电压发生电路(163)；存储由上述电压发生电路产生的电压初始值的存储电路(161)；与上述存储电路和上述电压发生电路连接、根据上述存储电路供给的初始值将由上述电压发生电路产生的电压控制为阶梯状的计数器(162)；在测试状态时供给上述计数器的第1信号(CT2)使上述计数器值每次以数个级进行变化。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN101154461A
公开(公告)日：2008-04-02
申请号：CN200710180231.5
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的多个块；与上述各块对应设置的存储电路(109)，上述存储电路存储第1逻辑电平或第2逻辑电平的数据；检出上述存储电路的存储状态的检出电路(6b)；从上述各块的存储元件读出数据的读出电路，上述读出电路在通过上述检出电路检述存储电路存储上述第1逻辑电平时，输出上述块内存储元件的数据，在检出上述存储电路存储上述第2逻辑电平时，输出不取决于上述块内存储元件的数据的一定值。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN1879175A
公开(公告)日：2006-12-13
申请号：CN200480030734.9
申请日：2004-10-12
Applicant: 桑迪士克股份有限公司 , 株式会社东芝
IPC: G11C11/56
CPC classification number: G11C16/0483 , G11C11/5628 , G11C16/10 , G11C16/3454 , G11C16/3459
Abstract: 该用于编程一组存储器单元的处理是修改基于该等存储器单元的行为编程处理得以改进。例如，施加一组编程脉冲到一组快闪存储器单元的字线。对哪些存储器单元较易编程和哪些存储器单元较难编程作出判定。可基于哪些存储器单元较易编程和哪些存储器单元较难编程的所述判定来调整位线电压(或其它参数)。接着将藉由所述调整的位线电压(或其它参数)继续所述编程处理。
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Patent Agency Ranking
公开(公告)号：CN1856839A
公开(公告)日：2006-11-01
申请号：CN200480027371.3
申请日：2004-08-23
Inventor： 永岛宏行 , 田中智晴 , 河合矿一 , 卡德科尔·N.·奎德尔
CPC classification number: G11C11/5628 , G11C11/5635 , G11C16/10 , G11C2211/5641
Abstract: 提供一种使用多进制存储器中的一些存储块作为二进制存储块的非易失性半导体存储器件。非易失性半导体存储器件包括存储单元阵列、接口和写入电路。写入电路可根据输入到接口的数据写入命令通过第一写入次序或第二写入次序选择性地将数据写入存储单元阵列中。当从接口输入根据第一写入次序的数据写入命令时，写入电路在标记数据具有第一值时执行命令，并在标记数据具有第二值时不执行命令。
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公开(公告)号：CN1783344A
公开(公告)日：2006-06-07
申请号：CN200510116413.7
申请日：2002-02-28
IPC: G11C16/06 , G11C11/56 , H01L27/115
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/10 , G11C16/12 , G11C16/34 , G11C16/3418 , G11C16/3427 , G11C16/3459 , G11C16/3481 , G11C2211/5621 , H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 本发明提供了一种非易失性半导体存储器，包括：非易失性存储单元；以及将数据写入上述存储单元的写入电路，用于对上述存储单元供给写入电压和写入控制电压，以变更上述存储单元的写入状态，改变上述写入控制电压的供给来减慢上述变更，以及在减慢上述变更的过程中禁止上述变更。
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公开(公告)号：CN1681046A
公开(公告)日：2005-10-12
申请号：CN200510065564.4
申请日：2000-06-28
Applicant: 株式会社东芝
CPC classification number: G06F11/10 , G06F11/1008 , G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C16/0483 , G11C16/10 , G11C2029/0411 , G11C2207/104
Abstract: 一种快闪存储器，可内部自动校正错误，与现有产品具有互换性。它包括：存储器段；指令接口3，接受外部指令产生控制信号；电路7，由写入指令信号激活，产生控制信号；错误校正电路11，由写入数据输入指令信号激活，与外部输入的第一信号同步，接受外部输入的写入数据，由写入指令激活，与控制信号同步，产生检查数据；电路17，相对各个存储器单元设置，将写入数据或检查数据取入暂存；写入电路13～15，由写入指令激活，将存储的写入数据和检查数据写入存储器段。
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公开(公告)号：CN1346132A
公开(公告)日：2002-04-24
申请号：CN01133927.6
申请日：2001-08-20
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: H01L27/115 , G11C16/0483 , G11C16/08 , H01L2224/48091 , H01L2224/48137 , H01L2224/48464 , H01L2224/49175 , H01L2924/00014 , H01L2924/00
Abstract: 提供一种可抑制成本增加的非易失性半导体存储装置。其特征在于包括:第一半导体基板,其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、与上述存储单元相连接的多个字线、以及多个传输门晶体管,每个上述传输门晶体管的一端分别与字线相连接,其另一端分别与输入端子相连接;以及第二半导体基板,其中形成有其输出信号在与上述输入端子相连接的输出端子输出的用来控制上述字线的字线控制电路。
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公开(公告)号：CN1279482A
公开(公告)日：2001-01-10
申请号：CN00119249.3
申请日：2000-06-28
Applicant: 株式会社东芝
CPC classification number: G06F11/10 , G06F11/1008 , G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C16/0483 , G11C16/10 , G11C2029/0411 , G11C2207/104
Abstract: 一种快闪存储器,可内部自动校正错误,与现有产品具有互换性。它包括:存储器段;指令接口3,接受外部指令产生控制信号;电路7,由写入指令信号激活,产生控制信号;错误校正电路11,由写入数据输入指令信号激活,与外部输入的第一信号同步,接受外部输入的写入数据,由写入指令激活,与控制信号同步,产生检查数据;电路17,相对各个存储器单元设置,将写入数据或检查数据取入暂存;写入电路13－15,由写入指令激活,将存储的写入数据和检查数据写入存储器段。
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