公开(公告)号：CN111613675A

公开(公告)日：2020-09-01

申请号：CN201910739050.4

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大野哲也 ,  加藤浩朗 ,  小林研也 ,  西口俊史 ,  下村纱矢

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/06

Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。多个第2半导体区域设置于第1半导体区域的上方。多个第3半导体区域分别选择性地设置于多个第2半导体区域的上方。第1电极隔着第1绝缘部而设置于第1半导体区域中。栅极电极设置于第1导电部及第1绝缘部的上方，并与第1导电部分离。栅极电极具有第1电极部分及第2电极部分。第2电极部分在第1方向上位于第1电极部分与多个第3半导体区域中的另一个第3半导体区域之间。在第1电极部分与第2电极部分之间设置有包含空隙的第2绝缘部。

公开(公告)号：CN106531783B

公开(公告)日：2019-08-20

申请号：CN201610046097.9

申请日：2016-01-25

Applicant: 株式会社东芝

Inventor： 小林研也

IPC: H01L29/40

Abstract: 一种半导体装置，具备：具有第一面和第二面的半导体层；半导体层内的第一导电型的漂移区域；漂移区域与第一面之间的第二导电型的体区域；第一导电型的源极区域；第一栅极电极；在与第一栅极电极之间夹着体区域而设置的第二栅极电极；第一以及第二栅极绝缘膜；第二面与第一栅极电极之间的第一场板电极；第二面与第二栅极电极之间的第二场板电极；漂移区域内的第一导电型的第一区域；设置在第一区域与体区域之间且第一导电型杂质浓度比第一区域高的第二区域；以及设置在第二区域与体区域之间且第一导电型杂质浓度比第二区域低的第三区域。

公开(公告)号：CN109524466A

公开(公告)日：2019-03-26

申请号：CN201810160548.0

申请日：2018-02-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  小林研也

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备漏极层、漂移层、基极区域、源极区域、沟槽、基极接触件区域、栅极区域及场板电极。漏极层在第1方向及第2方向上扩展。漂移层形成于上述漏极层的表面。基极区域形成于上述漂移层的表面。源极区域形成于上述基极区域的表面。沟槽形成为阵列状，从上述源极区域的表面贯通上述基极区域并到达上述漂移层。基极接触件区域沿着上述第2方向而形成，与上述沟槽不邻接地从上述源极区域的表面连接到上述基极区域。栅极区域在上述沟槽的内壁隔着绝缘膜而形成。场板电极在上述栅极区域的内侧隔着绝缘膜而形成，并形成为比上述栅极区域长。

公开(公告)号：CN107833918A

公开(公告)日：2018-03-23

申请号：CN201710377223.3

申请日：2017-05-25

Applicant: 株式会社东芝

Inventor： 下村纱矢 ,  加藤浩朗 ,  小林研也

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种能够抑制寄生晶体管的动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、第1电极、第2绝缘部、第3绝缘部、及第2电极。栅极电极隔着第1绝缘部设置在第1半导体区域中及第2半导体区域中，且在第1方向上延伸。第1电极设置在第3半导体区域之上，且与第3半导体区域电连接。第2绝缘部在第1半导体区域中与栅极电极相隔，且在第2方向上延伸。第3绝缘部具有在第1方向上延伸的第1绝缘部分。第1绝缘部分在第2方向上位于栅极电极与第2绝缘部之间。第2电极设置在第2绝缘部及第3绝缘部之上，且与栅极电极电连接。

公开(公告)号：CN106531783A

公开(公告)日：2017-03-22

申请号：CN201610046097.9

申请日：2016-01-25

Applicant: 株式会社东芝

Inventor： 小林研也

IPC: H01L29/40

Abstract: 一种半导体装置，具备：具有第一面和第二面的半导体层；半导体层内的第一导电型的漂移区域；漂移区域与第一面之间的第二导电型的体区域；第一导电型的源极区域；第一栅极电极；在与第一栅极电极之间夹着体区域而设置的第二栅极电极；第一以及第二栅极绝缘膜；第二面与第一栅极电极之间的第一场板电极；第二面与第二栅极电极之间的第二场板电极；漂移区域内的第一导电型的第一区域；设置在第一区域与体区域之间且第一导电型杂质浓度比第一区域高的第二区域；以及设置在第二区域与体区域之间且第一导电型杂质浓度比第二区域低的第三区域。

公开(公告)号：CN112420818B

公开(公告)日：2024-07-12

申请号：CN202010069989.7

申请日：2020-01-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  加藤浩朗 ,  小林研也 ,  可知刚

IPC: H01L29/40 ,  H01L29/78 ,  H01L27/088

Abstract: 提供能够提高雪崩耐量的半导体装置。该半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域及含金属部设于第二半导体区域之上。绝缘部在第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。栅极电极以及第二电极设于绝缘部中。第一布线层隔着第一绝缘层设于含金属部的一部分及栅极电极之上，与栅极电极电连接。第二布线层与第一布线层分离地设置，与含金属部以及第二电极电连接。

公开(公告)号：CN110164971B

公开(公告)日：2022-08-12

申请号：CN201810762478.6

申请日：2018-07-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  小林研也

IPC: H01L29/78 ,  H01L29/423

Abstract: 根据一个实施方式，半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2电极、栅极电极、第1导电部及第2导电部。第1半导体区域具有第1区域及第2区域。第2半导体区域设置在第1区域之上，第3半导体区域设置在第2半导体区域之上。第2电极设置在第3半导体区域之上。栅极电极在第2方向上与第2半导体区域对置。第1导电部设置在第2区域之上，在第3方向上设置有多个。多个第1导电部在第2方向上与栅极电极并排。第2导电部设置在第2区域之上。第2导电部在第3方向上与栅极电极及多个第1导电部并排。

公开(公告)号：CN114068713A

公开(公告)日：2022-02-18

申请号：CN202110183284.2

申请日：2021-02-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林研也

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08

Abstract: 实施方式提供一种能够降低接通电阻的半导体装置。有关实施方式的半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、绝缘部、导电部、栅极电极和第2电极。上述第1半导体区域设置在上述第1电极之上，与上述第1电极电连接。上述第2半导体区域设置在上述第1半导体区域之上。上述第3半导体区域设置在上述第2半导体区域之上。上述绝缘部设置在上述第1电极之上，与上述第1电极直接接触。上述导电部设置在上述绝缘部中，在与从上述第1电极朝向上述第1半导体区域的第1方向相交的第2方向上与上述第1半导体区域并列。上述栅极电极设置在上述绝缘部中，位于上述导电部之上，在上述第2方向上与上述第2半导体区域并列。上述第2电极设置在上述第3半导体区域及上述绝缘部之上，与上述第3半导体区域电连接。

公开(公告)号：CN109524451B

公开(公告)日：2021-08-17

申请号：CN201810163425.2

申请日：2018-02-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  西口俊史 ,  加藤浩朗 ,  小林研也 ,  河野孝弘 ,  大野哲也

IPC: H01L29/06 ,  H01L21/336

Abstract: 本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。

公开(公告)号：CN112510084A

公开(公告)日：2021-03-16

申请号：CN202010127017.9

申请日：2020-02-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  小林研也 ,  西胁达也

IPC: H01L29/423 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式提供使栅极阈值电压均匀化的半导体装置以及其制造方法。实施方式的半导体装置具备半导体部、设于所述半导体部上的电极、以及位于所述半导体部与所述电极之间的控制电极以及场电极。所述控制电极配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘。所述场电极配置于在所述半导体部设置的第二沟槽的内部，利用第二绝缘膜而与所述半导体部电绝缘，并电连接于所述电极。所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部。多个所述控制电极以包围所述场电极的方式配置。