公开(公告)号：CN107341771A

公开(公告)日：2017-11-10

申请号：CN201710288252.2

申请日：2017-04-27

Applicant: 夏普株式会社

Inventor： 川端优 ,  中野贵司 ,  夏秋和弘 ,  泷本贵博 ,  山崎信夫 ,  本田大辅 ,  玉井幸夫

IPC: G06T5/00

Abstract: 本发明提供一种图像处理方法和图像处理装置，图像处理方法包括：亮度值信息获取步骤，从被摄体获取有效辐射亮度值；和图像生成步骤，从上述有效辐射亮度值中去除上述被摄体的表面的正反射光成分的至少一部分而得到亮度值，生成拍摄图像，该拍摄图像为具有该亮度值的单位区域的集合。

公开(公告)号：CN102339636B

公开(公告)日：2014-04-30

申请号：CN201110198320.9

申请日：2011-07-15

Applicant: 夏普株式会社

Inventor： 山崎信夫 ,  太田佳似 ,  石原数也 ,  名仓满 ,  川端优 ,  粟屋信义

IPC: G11C5/02 ,  G11C11/15 ,  G11C11/16

CPC classification number: G11C13/0007 ,  G11C7/1048 ,  G11C7/12 ,  G11C13/0004 ,  G11C13/0026 ,  G11C13/0038 ,  G11C13/0069 ,  G11C2013/0071 ,  G11C2213/79 ,  G11C2213/82

Abstract: 本发明涉及半导体存储装置及其驱动方法。在具有存储元件的半导体存储装置的改写中，从公用线侧也施加电压脉冲，故无法高速动作。半导体存储装置具有：存储单元阵列（100），矩阵状排列多个将二端子型的存储元件R和选择用的晶体管Q串连而成的存储单元；第一电压施加电路（101），对位线施加改写电压脉冲；第二电压施加电路（102），对位线及公用线施加预充电电压，其中在存储单元改写时，第二电压施加电路（102）预先将存储单元两端预充电为同一电压后，第一电压施加电路（101）将改写电压脉冲经位线施加在改写对象的存储单元的一端，并且在施加该改写电压脉冲期间，维持第二电压施加电路（102）经公用线对该存储单元另一端施加该预充电电压。

公开(公告)号：CN101840730B

公开(公告)日：2013-06-19

申请号：CN201010135831.1

申请日：2010-03-12

Applicant: 夏普株式会社

Inventor： 川端优 ,  石原数也 ,  太田佳似

IPC: G11C16/02 ,  H01L27/24

CPC classification number: G11C13/0007 ,  G11C13/0011 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0083 ,  G11C2213/34 ,  G11C2213/72 ,  G11C2213/79 ,  H01L27/24

Abstract: 本发明涉及非易失性可变电阻元件的成型处理的控制电路及控制方法。本发明提供能够对多个存储器单元的非易失性可变电阻元件同时进行成型处理、能够缩短成型时间的非易失性半导体存储装置。非易失性半导体存储装置在存储器单元阵列(501a)和第二选择线(位线)解码器(508)之间配置成型感测电路(510)，成型感测电路(510)在对连接于同一第一选择线(字线)的多个成型处理对象的存储器单元同时经由第二选择线施加成型处理用的电压脉冲时，通过对第二选择线的电位变动或流过该第二选择线的电流量进行测定来感测各存储器单元的成型处理的完成，进行控制使得停止向与感测到该成型处理的完成的存储器单元连接的上述第二选择线的电压施加。

公开(公告)号：CN102800360A

公开(公告)日：2012-11-28

申请号：CN201210163500.8

申请日：2012-05-24

Applicant: 夏普株式会社

Inventor： 山崎信夫 ,  石原数也 ,  川端优

IPC: G11C16/06 ,  H01L27/24 ,  H01L45/00

CPC classification number: G11C13/0069 ,  G11C11/16 ,  G11C13/0007 ,  G11C2013/0083 ,  G11C2013/009 ,  G11C2013/0092 ,  G11C2213/32 ,  H01L27/2436 ,  H01L45/08 ,  H01L45/1226 ,  H01L45/1266 ,  H01L45/146

Abstract: 本发明涉及可变电阻元件的成型处理方法和非易失性半导体存储装置。提供了一种能在与脉冲成型相同程度的短时间内将切换动作时的重写电流抑制为DC成型中所达到的重写电流程度的可变电阻元件的成型处理方法。向可变电阻元件施加电压脉冲使处于刚制造之后的初始高电阻状态的可变电阻元件向能进行切换动作的可变电阻状态变化的成型处理包含以下步骤而形成：第一步骤，在可变电阻元件的两电极间施加电压振幅比可变电阻元件进行低电阻化的阈值电压低的第一脉冲；以及第二步骤，在第一步骤之后，在可变电阻元件的两电极间施加与该第一脉冲相同极性且电压振幅在阈值电压以上的第二脉冲。

公开(公告)号：CN102420013A

公开(公告)日：2012-04-18

申请号：CN201110285490.0

申请日：2011-09-23

Applicant: 夏普株式会社

Inventor： 名仓满 ,  石原数也 ,  山崎信夫 ,  川端优

IPC: G11C16/10 ,  G11C16/14 ,  H01L45/00 ,  H01L27/24

CPC classification number: G11C13/0007 ,  G11C13/0028 ,  G11C13/0061 ,  G11C13/0064 ,  G11C13/0069 ,  G11C13/0097

Abstract: 半导体存储器设备，其中不管作为写入动作（擦除和编程动作）的目标的存储器单元的可变电阻元件的电阻状态如何，施加用于将可变电阻元件的电阻状态带入具有最低电阻值的擦除状态的擦除电压脉冲。此后，向编程动作目标存储器元件的可变电阻元件施加将可变电阻元件的电阻状态带入所需编程状态的编程电压脉冲。通过总是在施加擦除电压脉冲之后施加编程电压脉冲，可以避免连续地施加多个编程电压脉冲。而且，存储器单元阵列由偶数个子组块构成，且交替地执行一个子组块中擦除电压脉冲的施加和另一子组块中编程电压脉冲的施加。

公开(公告)号：CN102194524A

公开(公告)日：2011-09-21

申请号：CN201110064421.7

申请日：2011-03-17

Applicant: 夏普株式会社 ,  国立大学法人金泽大学

Inventor： 川端优 ,  山崎信夫 ,  太田佳似 ,  石原数也 ,  栗屋信义 ,  北川章夫 ,  中山和也

IPC: G11C16/24

Abstract: 本发明提供一种能抑制漏电流并能进行稳定的高速存储器动作的非易失性半导体存储装置。非易失性半导体存储装置（101）设有：位线电压调整电路（25），针对位线的每一条，将选择位线和非选择位线的电位固定在用于进行存储器动作的规定的电位；以及数据线电压调整电路（27、28），针对数据线的每一条，将选择数据线和非选择数据线的电位固定在用于进行存储器动作的规定的电位。各电压调整电路（25、27、28）分别包括运算放大器和晶体管，对该运算放大器的非反相输入端子输入存储器动作所需的电压，并且，该运算放大器的反相输入端子连接到位线或数据线，由此，该位线或数据线的电位固定于该运算放大器的非反相输入端子的电位。

公开(公告)号：CN101840730A

公开(公告)日：2010-09-22

申请号：CN201010135831.1

申请日：2010-03-12

Applicant: 夏普株式会社

Inventor： 川端优 ,  石原数也 ,  太田佳似

IPC: G11C16/02 ,  H01L27/24

CPC classification number: G11C13/0007 ,  G11C13/0011 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0083 ,  G11C2213/34 ,  G11C2213/72 ,  G11C2213/79 ,  H01L27/24

Abstract: 本发明涉及非易失性可变电阻元件的成型处理的控制电路及控制方法。本发明提供能够对多个存储器单元的非易失性可变电阻元件同时进行成型处理、能够缩短成型时间的非易失性半导体存储装置。非易失性半导体存储装置在存储器单元阵列(501a)和第二选择线(位线)解码器(508)之间配置成型感测电路(510)，成型感测电路(510)在对连接于同一第一选择线(字线)的多个成型处理对象的存储器单元同时经由第二选择线施加成型处理用的电压脉冲时，通过对第二选择线的电位变动或流过该第二选择线的电流量进行测定来感测各存储器单元的成型处理的完成，进行控制使得停止向与感测到该成型处理的完成的存储器单元连接的上述第二选择线的电压施加。