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公开(公告)号：CN110428049B
公开(公告)日：2021-10-26
申请号：CN201910771733.8
申请日：2019-08-21
Applicant: 南京邮电大学
IPC: G06N3/063
Abstract: 本发明公开了一种基于多态忆阻器的电压型神经网络及其操作方法，提出一种由类脑器件忆阻器结合传统器件搭建的一种电压型神经元电路，能够模拟实现前向的神经网络运算，采用由忆阻器件为核心的权重模式，有效减少了神经网络运算中的存储和运算耗费资源。结合其他类的电子器件诸如MOS管、低功耗运放、轨到轨运放技术、以及数字电路方面的原理，在本发明中针对性地解决了忆阻器作为神经网络中核心器件所设计的信号输入、权值网络、累加求和以及激活层面的的设计问题，实现正负信号信号在乘法器之内的处理和神经网络层之间的传递，并搭建了相对应的权值矩阵模型和神经元网络电路。
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公开(公告)号：CN109063833A
公开(公告)日：2018-12-21
申请号：CN201811272115.0
申请日：2018-10-29
Applicant: 南京邮电大学
IPC: G06N3/063
CPC classification number: G06N3/063
Abstract: 本发明提出一种基于忆阻器的神经网络突触阵列电路，用于连接神经网络中前一层神经元与后一层神经元；该电路包括突触阵列，突触阵列包括n*m个突触结构，每个突触结构由一个肖基特二极管和一个忆阻器件串联而成；肖基特二极管的阳极作为突触结构的输入端，肖基特二极管的阴极与忆阻器件的输入端相连，忆阻器件的输出端作为突触结构的输出端；位于同一行的m个突触结构的输入端相连，作为本行突触阵列的输入端；而位于同一列的n个突触结构的输出端相连，作为本列突触阵列的输出端；所述突触阵列共有n个输入端和m个输出端。本发明能够防止忆阻器电路在信息处理过程中发生多路漏电流现象；且能够根据实际输入信号的规模和特点进行扩展和改变。
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公开(公告)号：CN109034379A
公开(公告)日：2018-12-18
申请号：CN201811187834.2
申请日：2018-10-12
Applicant: 南京邮电大学
IPC: G06N3/06
CPC classification number: G06N3/061
Abstract: 本发明针对忆阻器作为处理器电子元器件的的特殊要求，提出一种由类脑器件忆阻器搭建的神经元及神经元电路，能够实现类似人类神经元细胞的信号存储和处理，并且其单个神经元细胞上面可扩充性地连接成百上千个忆阻器，这为忆阻器的大规模的使用提供了十分可行的电路设计方式。结合其他类的电子器件诸如CMOS管、Selector、纳米导线、以及脉冲设计方面的知识，在本发明中创造性地解决了忆阻器作为处理器核心器件所设计的神经元细胞在生物学方面所面临的多突触连接、正向刺激、反向刺激、细胞核存储、突触前端、突出后端等生物学方面的设计问题，实现（正向和反向）信号在神经元之内的处理和神经元之间的传递，并搭建了相应的神经元细胞和神经元网络电路。
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Patent Agency Ranking
公开(公告)号：CN110443356B
公开(公告)日：2022-03-25
申请号：CN201910726323.1
申请日：2019-08-07
Applicant: 南京邮电大学
Abstract: 本发明针对以忆阻器作为神经网络核心器件的的特殊要求，提出一种由类脑器件忆阻器结合传统器件搭建电流型神经元电路的方法，能够模拟实现前向的神经网络运算，采用由忆阻器件和MOS管为核心的1T1R权重模式，极大地减少了神经网络运算中所耗费的片上资源，结合其他类的电子器件诸如MOS管、低功耗运放、轨到轨运放技术、以及数字、模拟电路方面的原理和仿生学原理，解决了1T1R作为神经网络中核心器件所设计的信号输入、权值网络、电流等效加法器求和以及激活层面的的设计问题，实现正负信号的处理和神经网络层之间的传递，并搭建了相对应的突触权值矩阵模型和多层神经元网络电路。
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公开(公告)号：CN110473580B
公开(公告)日：2021-08-20
申请号：CN201910771732.3
申请日：2019-08-21
Applicant: 南京邮电大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于忆阻器芯片的可编程电路最小单元及其操作方法，可编程电路最小单元包括：阻变元件、MOS管、和地址寄存器；对最小单元中的相同功能区域的部分进行统一划分，并用使能端wl通过连接珊极进行统一控制，不同的功能区域忆阻器和MOS(1T1R)，可以设置多个对应的{wl}进行使能控制打开；通过设置时钟周期clk和ctrol_information，以及Vs、Vd、wl的工作特点，实现了忆阻芯片中的忆阻器的定向编程、和格式化操作，有效提高忆阻器电路和芯片中忆阻器编码的可控性和效率。
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公开(公告)号：CN110428049A
公开(公告)日：2019-11-08
申请号：CN201910771733.8
申请日：2019-08-21
Applicant: 南京邮电大学
IPC: G06N3/063
Abstract: 本发明公开了一种基于多态忆阻器的电压型神经网络及其操作方法，提出一种由类脑器件忆阻器结合传统器件搭建的一种电压型神经元电路，能够模拟实现前向的神经网络运算，采用由忆阻器件为核心的权重模式，有效减少了神经网络运算中的存储和运算耗费资源。结合其他类的电子器件诸如MOS管、低功耗运放、轨到轨运放技术、以及数字电路方面的原理，在本发明中针对性地解决了忆阻器作为神经网络中核心器件所设计的信号输入、权值网络、累加求和以及激活层面的的设计问题，实现正负信号信号在乘法器之内的处理和神经网络层之间的传递，并搭建了相对应的权值矩阵模型和神经元网络电路。
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公开(公告)号：CN214376576U
公开(公告)日：2021-10-08
申请号：CN201821654521.9
申请日：2018-10-12
Applicant: 南京邮电大学
IPC: G06N3/06
Abstract: 本实用新型针对忆阻器作为处理器电子元器件的的特殊要求，提出一种由类脑器件忆阻器搭建的神经元及神经元电路，能够实现类似人类神经元细胞的信号存储和处理，并且其单个神经元细胞上面可扩充性地连接成百上千个忆阻器，这为忆阻器的大规模的使用提供了十分可行的电路设计方式。结合其他类的电子器件诸如CMOS管、Selector、纳米导线、以及脉冲设计方面的知识，创造性地解决了忆阻器作为处理器核心器件所设计的神经元细胞在生物学方面所面临的多突触连接、正向刺激、反向刺激、细胞核存储、突触前端、突出后端等生物学方面的设计问题，实现（正向和反向）信号在神经元之内的处理和神经元之间的传递，并搭建了相应的神经元细胞和神经元网络电路。
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公开(公告)号：CN208922326U
公开(公告)日：2019-05-31
申请号：CN201821762448.7
申请日：2018-10-29
Applicant: 南京邮电大学
IPC: G06N3/063
Abstract: 本实用新型提出一种基于忆阻器阵列的神经网络突触觉结构，用于连接神经网络中前一层神经元与后一层神经元；该神经网络突触觉结构包括突触阵列，突触阵列包括n*m个突触结构，每个突触结构由一个肖基特二极管和一个忆阻器件串联而成；肖基特二极管的阳极作为突触结构的输入端，肖基特二极管的阴极与忆阻器件的输入端相连，忆阻器件的输出端作为突触结构的输出端；位于同一行的m个突触结构的输入端相连，作为本行突触阵列的输入端；而位于同一列的n个突触结构的输出端相连，作为本列突触阵列的输出端；所述突触阵列共有n个输入端和m个输出端。本实用新型能够防止忆阻器电路在信息处理过程中发生多路漏电流现象；且能够根据实际输入信号的规模和特点进行扩展和改变。(ESM)同样的发明创造已同日申请发明专利
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