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公开(公告)号：CN115662483A
公开(公告)日：2023-01-31
申请号：CN202211673015.5
申请日：2022-12-26
Applicant: 华中科技大学
IPC: G11C11/418 , G11C11/419
Abstract: 本发明公开了一种SRAM存储单元阵列、读写方法、控制器及系统，属于集成电路设计领域，包括：阵列中的SRAM存储单元包含7个MOS管；每一行中，所有单元的两个写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的单元的读字线连接节点连接至同一个充电PMOS管；每一列单元的写位线连接节点、写位线非连接节点、读位线连接节点分别连接至一条写位线、一条写位线非和一条读位线；每一个充电PMOS的管源、漏极中，一极连接单元的读字线连接节点，另一极接VDD，栅极接读字线信号；每一条读位线接一个放电NMOS管，所有放电NMOS管的栅极连接相互连接，用于接放电信号。本发明能够减小SRAM存储单元阵列的面积，并优化阵列的读操作性能。
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Patent Agency Ranking
公开(公告)号：CN116088668B
公开(公告)日：2023-06-20
申请号：CN202310361228.2
申请日：2023-04-07
Applicant: 华中科技大学
IPC: G06F1/3296 , H03K5/135 , H03K19/20 , G01R31/28 , G06F1/3206 , G06F11/07
Abstract: 本发明公开了一种超低功耗的时序错误预测芯片，属于芯片设计技术领域，包括：时序错误探测电路、时序错误预测电路、预错窗口调节电路、预错窗口生成电路、电源电压调节辅助计数电路、电源电压调节电路和根节点时钟使能单元；该芯片解决了传统时序错误检测与纠正技术中宽检错窗口与额外面积开销、更低工作电压与更高纠错时钟周期开销之间的关键矛盾；同时解决了传统时序错误预测方法中低压时钟网络延时的高不确定性导致的预测策略失效和芯片面积严重增加的问题。因此，该芯片对于超低工作电压、低面积开销、低纠错时钟周期开销和高错误检测能力的超低功耗芯片设计有着重要意义。
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公开(公告)号：CN115713052A
公开(公告)日：2023-02-24
申请号：CN202211414356.0
申请日：2022-11-11
Applicant: 华中科技大学
IPC: G06F30/3308 , G06F30/27 , G06N3/0499 , G06N3/048 , G06N3/08 , G06F119/02
Abstract: 本发明公开了一种闪存可靠性特征参数预测方法及系统，属于存储器技术领域。方法包括：S1，在不同目标操作下，分别计算各闪存芯片样本的可靠性特征参数在执行该目标操作前后的变化量，再根据其分布划分动作；S2，接收使用待测闪存芯片的存储系统发送的闪存可靠性状态；S3，基于当前的预测策略，预测所述闪存可靠性状态对应的动作；S4，比较上一轮预测动作与实际动作，得到回报值，并基于所述回报值更新所述预测策略；其中，所述实际动作与所述存储系统执行所述待执行操作后得到的可靠性特征参数的变化量对应；S5，重复执行S2至S4，直至达到停止条件。从而，本发明不需要庞大的训练数据预先训练就能够进行闪存可靠性特征参数预测。
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公开(公告)号：CN116384309A
公开(公告)日：2023-07-04
申请号：CN202310626506.2
申请日：2023-05-31
Applicant: 华中科技大学
Abstract: 本发明公开了一种应用于低功耗芯片设计的四相锁存异步握手单元，该单元可以在握手中产生局部时钟信号来控制锁存器的开启与关闭，以解决当下集成电路因为时钟树所带来的控制难题与功耗问题。本发明使用锁存器作为存储单元，且该握手单元在不存在触发器的同时还解决了竞争冒险问题，因此使用该握手单元设计出来的电路普遍具有稳定性高，面积小，功耗低的优点。此外，本发明还提供了一种基于传统同步EDA工具的通用开发流程，减小了基于该异步握手单元所实现电路的开发难度。
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公开(公告)号：CN116129984A
公开(公告)日：2023-05-16
申请号：CN202310407633.3
申请日：2023-04-17
Applicant: 华中科技大学
IPC: G11C29/54
Abstract: 本发明公开了一种宽电压域SRAM读检错电路、方法及应用，属于集成电路设计领域，包括与待检错SRAM阵列中的列电路相同的复制列电路，复制列内的SRAM单元存储固定值，对应读操作时其单元所在位线需要放电的情形，以反映最坏情况下需要的读时间。在SRAM进行读操作时，复制列内与读目标单元位于同一行的单元也进行一次读操作，通过在下一个系统时钟周期上升沿到来时对复制列的输出信号d进行采样，判断SRAM阵列读出正确性，并输出对应的错误标志信号。本发明结构简单，占用面积小，对不同结构的SRAM具有良好的兼容性，适用于采用DVFS技术的系统。
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公开(公告)号：CN115796197A
公开(公告)日：2023-03-14
申请号：CN202211429165.1
申请日：2022-11-15
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于对数的频率和精度可重构的近似浮点乘法器，属于芯片设计与FPGA技术领域。包括：符号判断模块，用于判断两个操作数乘积结果的符号位；尾码计算模块，包括第一加法器，两个操作数的尾码输入所述第一加法器，相加后输出结果为两个操作数乘积结果的尾码近似值；阶码计算模块，包括一个八位带进位的加法器和一个九位减法器，用于计算两个操作数乘积结果的阶码。本发明乘法器能够大幅提升乘法器的运行速度，并显著减小电路面积，并且提供了不同精度和频率要求情况下的不同工作模式，在特定情况下，还可以通过选择两种错误纠正模式进一步提升计算结果的精确度，是一种高速低功耗的近似乘法器，更适用于大规模集成电路的应用。
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