公开(公告)号：CN115935872A

公开(公告)日：2023-04-07

申请号：CN202211018041.4

申请日：2022-08-24

Applicant: 北京轩宇信息技术有限公司

Inventor： 唐柳 ,  孙宇明 ,  房振军 ,  李铀 ,  王宏伟 ,  于志杰

IPC: G06F30/331

Abstract: 本发明涉及一种可扩展的FPGA仿真验证自动化方法，步骤包括：建立标准规范文件；通过元语法符号和模板引擎建立转换器模型；根据元模型设计转换器，提供专用环境读取被测单元信息；根据元元模型设计转换器，按照表单化视图输入验证用例步骤，生成用户自定义格式的验证报告；定义新的标准规范文件类型进行功能扩展，设计抽象模型实现更高抽象序列层的视图转换。本发明增强了验证工具的适应性，提升了工具应用的灵活性。

公开(公告)号：CN115828804A

公开(公告)日：2023-03-21

申请号：CN202211177469.3

申请日：2022-09-26

Applicant: 北京轩宇信息技术有限公司

Inventor： 李铀 ,  孙宇明 ,  王宏伟 ,  唐柳 ,  曾霞 ,  尤静 ,  姚春月 ,  赵敏

IPC: G06F30/327 ,  G06F30/331

Abstract: 本申请公开了一种修改RTL源代码文件的方法及电子设备，该方法包括：获取待测设计的全部RTL源代码文件以及待测设计顶层RTL源代码的文件名，将每个RTL源代码文件中各模块的例化名与文件名进行关联，并将关联结果保存为树型的数据结构；逐一获取每个RTL源代码文件中各模块所对应的所有信号名，以及每个RTL源代码文件在数据结构所对应的位置信息，根据位置信息在信号名前添加前缀得到完整信号名；从所有完整信号中选择出至少一个待观测信号，逐一对待观测信号列表中每个待观测信号进行检测得到检测结果，并基于检测结果对待观测信号所对应的RTL源代码文件进行修改。本申请解决了现有技术中对待测设计适应性修改工作的效率较低的技术问题。

公开(公告)号：CN115293084A

公开(公告)日：2022-11-04

申请号：CN202210759348.3

申请日：2022-06-29

Applicant: 北京轩宇信息技术有限公司

Inventor： 孙宇明 ,  曾霞 ,  江云松 ,  于志杰 ,  李铀 ,  王宏伟 ,  唐柳 ,  朱倩 ,  尤静 ,  姚春月 ,  童宗挺 ,  赵欢 ,  田甜

IPC: G06F30/347 ,  G06F30/331 ,  G06F30/327

Abstract: 一种门级网表跨时钟域自动化分析方法及系统，通过包括仿真库自动抽象模块、Verilog程序分析模块、门级网表时钟树和复位树推断模块、跨时钟域特征识别模块、违规显示模块，进行Verilog语言解析、仿真库自动抽象、门级网表时钟树推断、门级网表复位树推断、跨时钟域特征电路识别和违规显示步骤，能够通过静态分析的方法分析可编程逻辑设计门级网表的跨时钟域风险并且对设计缺陷进行精确定位，提高了可编程逻辑设计可靠性。