公开(公告)号：CN116306426A

公开(公告)日：2023-06-23

申请号：CN202211091828.3

申请日：2022-09-07

Applicant: 北京轩宇信息技术有限公司

Inventor： 王宏伟 ,  李铀 ,  孙宇明 ,  唐柳 ,  赵敏

IPC: G06F30/34 ,  G06F30/331

Abstract: 本申请公开了一种基于事务的数据逻辑仿真系统，该系统包括：上位机和数字逻辑仿真装置；其中，上位机，与数字逻辑仿真装置耦合，用于向数字逻辑仿真装置发送待测设计DUT以及仿真指令；数字逻辑仿真装置，接收并装载待测设计以及接收仿真指令，并基于仿真指令生成仿真激励数据，将仿真激励数据作用于待测设计得到仿真结果，将仿真结果与预设仿真结果进行比对得到比对结果，将比对结果发送给上位机。本申请解决了现有技术中数字逻辑仿真效率较低的技术问题。

公开(公告)号：CN115185528A

公开(公告)日：2022-10-14

申请号：CN202210658084.2

申请日：2022-06-10

Applicant: 北京轩宇信息技术有限公司

Inventor： 李铀 ,  孙宇明 ,  唐柳 ,  王宏伟 ,  曾霞 ,  尤静 ,  赵敏

IPC: G06F8/41

Abstract: 本发明涉及硬件描述语言VHDL的跨时钟域分析，使用静态分析的方法识别可编程逻辑设计中的跨时钟域路径。本发明属于硬件描述语言静态分析技术领域。本发明能够对使用VHDL硬件描述语言编写的可编程逻辑设计，进行解析生成抽象语法树，分析并遍历抽象语法树，生成时钟树、推断信号时钟域、并判断跨时钟域路径及识别同步化器类型。

公开(公告)号：CN115828804A

公开(公告)日：2023-03-21

申请号：CN202211177469.3

申请日：2022-09-26

Applicant: 北京轩宇信息技术有限公司

Inventor： 李铀 ,  孙宇明 ,  王宏伟 ,  唐柳 ,  曾霞 ,  尤静 ,  姚春月 ,  赵敏

IPC: G06F30/327 ,  G06F30/331

Abstract: 本申请公开了一种修改RTL源代码文件的方法及电子设备，该方法包括：获取待测设计的全部RTL源代码文件以及待测设计顶层RTL源代码的文件名，将每个RTL源代码文件中各模块的例化名与文件名进行关联，并将关联结果保存为树型的数据结构；逐一获取每个RTL源代码文件中各模块所对应的所有信号名，以及每个RTL源代码文件在数据结构所对应的位置信息，根据位置信息在信号名前添加前缀得到完整信号名；从所有完整信号中选择出至少一个待观测信号，逐一对待观测信号列表中每个待观测信号进行检测得到检测结果，并基于检测结果对待观测信号所对应的RTL源代码文件进行修改。本申请解决了现有技术中对待测设计适应性修改工作的效率较低的技术问题。

公开(公告)号：CN115293084A

公开(公告)日：2022-11-04

申请号：CN202210759348.3

申请日：2022-06-29

Applicant: 北京轩宇信息技术有限公司

Inventor： 孙宇明 ,  曾霞 ,  江云松 ,  于志杰 ,  李铀 ,  王宏伟 ,  唐柳 ,  朱倩 ,  尤静 ,  姚春月 ,  童宗挺 ,  赵欢 ,  田甜

IPC: G06F30/347 ,  G06F30/331 ,  G06F30/327

Abstract: 一种门级网表跨时钟域自动化分析方法及系统，通过包括仿真库自动抽象模块、Verilog程序分析模块、门级网表时钟树和复位树推断模块、跨时钟域特征识别模块、违规显示模块，进行Verilog语言解析、仿真库自动抽象、门级网表时钟树推断、门级网表复位树推断、跨时钟域特征电路识别和违规显示步骤，能够通过静态分析的方法分析可编程逻辑设计门级网表的跨时钟域风险并且对设计缺陷进行精确定位，提高了可编程逻辑设计可靠性。

公开(公告)号：CN115964969A

公开(公告)日：2023-04-14

申请号：CN202310054127.0

申请日：2023-01-30

Applicant: 北京轩宇信息技术有限公司

Inventor： 王宏伟 ,  李铀 ,  孙宇明 ,  唐柳 ,  赵敏

IPC: G06F30/32 ,  G06F115/12

Abstract: 本发明公开了一种基于分片的数字逻辑仿真加速架构，包括上位机软件、PCIE通信接口和硬件加速板卡；本发明解决了单块硬件加速板卡上FPGA资源无法满足被测设计逻辑资源的问题，将被测设计分割若干片分别加载至不同的硬件加速板卡上分片进行仿真加速，提高了超大规模被测设计的仿真效率；本发明能够根据用户需求采用资源优先、时钟域优先或模块最小耦合优先三种分割标准对被测设计进行逻辑分割，适应性更强，应用更灵活；本发明通过对各分割工程进行时钟域内和跨时钟域的有效约束以及各分片板卡间的通信逻辑的合理控制，使各分割工程之间数据交互以及各分割工程与上位机的数据交互能够正确且合理，从而确保仿真加速结果正确。

公开(公告)号：CN115935872A

公开(公告)日：2023-04-07

申请号：CN202211018041.4

申请日：2022-08-24

Applicant: 北京轩宇信息技术有限公司

Inventor： 唐柳 ,  孙宇明 ,  房振军 ,  李铀 ,  王宏伟 ,  于志杰

IPC: G06F30/331

Abstract: 本发明涉及一种可扩展的FPGA仿真验证自动化方法，步骤包括：建立标准规范文件；通过元语法符号和模板引擎建立转换器模型；根据元模型设计转换器，提供专用环境读取被测单元信息；根据元元模型设计转换器，按照表单化视图输入验证用例步骤，生成用户自定义格式的验证报告；定义新的标准规范文件类型进行功能扩展，设计抽象模型实现更高抽象序列层的视图转换。本发明增强了验证工具的适应性，提升了工具应用的灵活性。

公开(公告)号：CN109783954A

公开(公告)日：2019-05-21

申请号：CN201910060694.0

申请日：2019-01-23

Applicant: 北京轩宇信息技术有限公司

Inventor： 孙宇明 ,  江云松 ,  高猛 ,  于志杰 ,  田甜 ,  童宗挺 ,  朱倩 ,  赵欢 ,  赵鹏 ,  李铀 ,  尤静 ,  姚春月

IPC: G06F17/50

Abstract: 本发明提供了一种IES联合FPGA硬件仿真加速系统，该系统包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块。IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果并显示；FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生测试激励时钟和被测FPGA设计各时钟域工作时钟，驱动输入缓冲区输出并行激励数据至被测FPGA设计；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中。本发明降低了仿真环境的运行负担，提高了FPGA仿真的速度。