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公开(公告)号：CN109120406B
公开(公告)日：2022-02-01
申请号：CN201810981041.1
申请日：2018-08-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及公开了一种适用于可更换密码算法IP核的通用更替电路，包括：AXI接口用于向可更换密码算法IP核中配置参数，外部功能模块向输入数据FIFO写入待加解密的明问和密文数据，可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据，可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO，外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据；输入数据FIFO的写时钟和外部功能模块时钟一致，输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致；输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致，输出数据FIFO的读时钟与外部功能模块时钟一致。使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量，使ASIC、FPGA设计、升级更简便。
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公开(公告)号：CN110531935A
公开(公告)日：2019-12-03
申请号：CN201910807810.0
申请日：2019-08-29
Applicant: 北京计算机技术及应用研究所
IPC: G06F3/06
Abstract: 本发明涉及一种基于物理页相对温度的SLC闪存磨损均衡方法，其中，包括：闪存控制器上电后，接收到写请求，写请求中带有待写入物理块中待选各页的对应数据，确定待选各页的相对温度数值未超过设定的温度阈值，并从待选各页中选取擦写次数最小的物理页作为待写入物理页；将写请求中带有的对应数据与待写入页中原有数据作比较，包括：对每页的数据写入前后各晶体管翻转情况进行统计，根据浮栅晶体管电气特性，获得对应页的相对温度，将相对温度与物理块PE次数共同作为磨损均衡方法的考核指标。
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公开(公告)号：CN109032868A
公开(公告)日：2018-12-18
申请号：CN201810832769.8
申请日：2018-07-26
Applicant: 北京计算机技术及应用研究所
CPC classification number: G06F11/2236 , G06F11/2273 , G06F21/73
Abstract: 本发明涉及一种物理不可克隆函数IP核自动化验证装置，其中，包括：辅助管理单元，用于根据接收的指令信息，对PUF测试记录存储单元、PUF挑战硬件生成单元以及挑战存储单元进行使能和配置，控制每次循环测试的进程；PUF挑战硬件生成单元，用于硬件生成符合位宽要求的强PUF挑战；挑战存储单元，用于存储软件下传的挑战或PUF挑战硬件生成单元生成的挑战，并将挑战输出给PUF IP核实现单元；PUF IP核实现单元，用于实现或例化PUF IP核，并能够发出符合待测PUF时序要求的挑战，并接收对应的响应，控制或调整IP；PUF测试记录存储单元，用于在强PUF的执行硬件挑战生成方式时，存储成对的挑战以及响应记录，在非强PUF的执行硬件挑战生成方式时，则存储PUF响应。
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公开(公告)号：CN110795289A
公开(公告)日：2020-02-14
申请号：CN201911038278.7
申请日：2019-10-29
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种多时钟自动切换方法，包括：监测主时钟是否发生错误；判别备份时钟工作频率是否正常；监测主时钟是否丢失；通过主时钟判断备份时钟是否丢失；确定时钟是否切换：根据配置寄存器计数器值，对主时钟检测错误进行计数，如果计数值达到配置寄存器值，且主时钟发生错误，需要进行切换；如果主时钟发生了时钟错误，且备份时钟正常，满足切换条件，根据配置寄存器备份时钟的优先级确定对应切换的备份时钟；如果需要切换的备份时钟也发生错误，根据置寄存器备份时钟的优先级切换到次优先级的时钟。
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Patent Agency Ranking
公开(公告)号：CN109240952A
公开(公告)日：2019-01-18
申请号：CN201810994587.0
申请日：2018-08-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种高速数据加密NVMe-SATA转换器电路，其中，主机通过NVMe控制器进行初始化配置，密钥注入单元将初始密钥注入系统总控制器进行密钥的分发，NVMe控制器分别将接受的命令与数据通过系统总控制器发送至片内缓存与SATA控制器中，加解密引擎控制器根据系统总控制器配置的命令参数从片内缓存中搬运数据至高速缓存寄存器中去，以及从高速缓存寄存器读取数据，写入至片内缓存中，高速缓存寄存器将数据整理为相应的数据格式写入至加解密计算单元进行加解密处理过程，将结果写回高速缓存寄存器，经SATA控制器写入至固态盘中或将解密的数据经NVMe控制器输出；系统总线控制器查询加解密引擎的状态使能信号，获取每个加解密引擎的状态，并调用闲置的加解密引擎进行加解密运算。
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公开(公告)号：CN109240952B
公开(公告)日：2022-02-15
申请号：CN201810994587.0
申请日：2018-08-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种高速数据加密NVMe‑SATA转换器电路，其中，主机通过NVMe控制器进行初始化配置，密钥注入单元将初始密钥注入系统总控制器进行密钥的分发，NVMe控制器分别将接受的命令与数据通过系统总控制器发送至片内缓存与SATA控制器中，加解密引擎控制器根据系统总控制器配置的命令参数从片内缓存中搬运数据至高速缓存寄存器中去，以及从高速缓存寄存器读取数据，写入至片内缓存中，高速缓存寄存器将数据整理为相应的数据格式写入至加解密计算单元进行加解密处理过程，将结果写回高速缓存寄存器，经SATA控制器写入至固态盘中或将解密的数据经NVMe控制器输出；系统总线控制器查询加解密引擎的状态使能信号，获取每个加解密引擎的状态，并调用闲置的加解密引擎进行加解密运算。
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公开(公告)号：CN109446015A
公开(公告)日：2019-03-08
申请号：CN201811255540.9
申请日：2018-10-26
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/26
Abstract: 本发明涉及NVMe原型仿真验证结构，其中，包括：模拟主机内存用于模拟主机内存；提取数据和打印接收包信息模块用于从数据包里把数据提取出来，执行译码，并把接收到的包信息打印到文件中；解码模块的用于分析接收包和发送包的包头信息；组包模块用于根据包的格式，把要发送的数据或命令组包；模拟RAM用于模拟随机存储器；接收数组用于把接收到的包存到接收数组里，发送数组用于把要发送的数组存到发送数组里；NVMe控制器是要被验证的模块；打印发送包信息模块，用于把发送包的信息打印到文件中。
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公开(公告)号：CN109120406A
公开(公告)日：2019-01-01
申请号：CN201810981041.1
申请日：2018-08-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及公开了一种适用于可更换密码算法IP核的通用更替电路，包括：AXI接口用于向可更换密码算法IP核中配置参数，外部功能模块向输入数据FIFO写入待加解密的明问和密文数据，可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据，可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO，外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据；输入数据FIFO的写时钟和外部功能模块时钟一致，输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致；输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致，输出数据FIFO的读时钟与外部功能模块时钟一致。使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量，使ASIC、FPGA设计、升级更简便。
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公开(公告)号：CN108920984A
公开(公告)日：2018-11-30
申请号：CN201810735362.3
申请日：2018-07-06
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种防克隆篡改安全SSD主控芯片架构，其中，包括：安全闪存控制器用于通过NAND FLASH阵列的每片NAND FLASH固有属性认证NAND FLASH身份，认证不通过CPU不予上电，认证通过后，则CPU上电；安全加解密模块的PUF模块用于输出稳定值，ECC模块对PUF模块输出的稳定值进行纠错，Hash函数模块将ECC模块输出的纠错后的数据进行Hash运算后输出固定长度值，作为加解密算法模块的根密钥；加解密模块用于对数据进行解密，得到的明文再经主机总线接口控制器传输到主机端。
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