-
公开(公告)号：CN105930242B
公开(公告)日：2018-07-06
申请号：CN201610299336.1
申请日：2016-05-06
Applicant: 中国科学院计算技术研究所
IPC: G06F11/26 , G06F11/263
Abstract: 本发明提出一种支持精确访存检测的多核处理器随机验证方法及其装置，该方法包括步骤1，将待验证的多核处理器中的用户约束与指令库相结合，生成存在访存冲突的并行程序作为验证向量；运行验证向量，记录验证向量的执行结果及访存操作的时间信息；步骤2，根据所述执行结果及所述访存操作的时间信息，进行存储一致性设计正确性检查，如果所述待验证的多核处理器的存储一致性设计符合存储一致性模型，则执行步骤3；步骤3，将所述验证向量及所述访存操作的时间信息送入指令级模拟器，所述指令级模拟器按照访存操作的时间顺序执行所述验证向量，并将结果与多核处理器模拟仿真后的执行结果进行比较，如果比较结果一致，继续执行多核处理器随机验证。
-
公开(公告)号：CN101551749B
公开(公告)日：2012-08-22
申请号：CN200910083767.4
申请日：2009-05-11
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种随机测试程序生成方法，包括下列步骤：1)编写并解析指令模板，并构建约束网络；2)利用小桶间的相容度计算小桶的计数函数；3)基于所述计数函数根据所述约束网络来计算随机变量的随机解；4)利用所述随机解设置指令的操作数，生成由所述指令构成的随机测试程序。利用该方法生成的测试程序更广，减少了实际RTL仿真时的时间消耗，同时也降低了出错时的调试难度。
-
公开(公告)号：CN101556627B
公开(公告)日：2011-12-07
申请号：CN200910083790.3
申请日：2009-05-13
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及用于验证电路的模型检测中的模型抽象方法和系统，所述电路由Verilog设计，所述方法包括：步骤1，读入所述电路的Verilog代码，依据检测需求处理所述Verilog代码中的变量，以规范并简化所述代码；步骤2，根据规范后的所述变量和该变量的赋值，提取所述电路的数据路径；步骤3，提取数据路径的数据运算，根据该数据运算抽象所述数据路径；步骤4，对抽象后的所述变量和该变量的赋值进行操作，生成状态机的状态集和边集。本发明能够在用户提供必要的信息后，自动对Verilog代码进行分析，从中提取数据路径。
-
公开(公告)号：CN101510234B
公开(公告)日：2010-12-08
申请号：CN200910080077.3
申请日：2009-03-18
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及一种用于指令级随机验证的指令组合过滤方法及系统。该方法包括：步骤1，在指令模板中添加待过滤的指令组合相关的约束，该约束包括指令组合的类型定义；步骤2，设置指令过滤器为先进先出的队列模式；步骤3，如果进入指令过滤器的指令队列中的指令组合与所述约束匹配，则删除最先进入指令过滤器的指令队列的指令，否则输出最先进入指令过滤器的指令队列的指令。可以有效解决大规模集成电路指令级随机验证中灵活的指令组合过滤问题，满足复杂集成电路验证中简化设计错误的调试过程和避免测试向量重复覆盖待验证设计功能点等需要，进而更好地支持复杂集成电路的验证。
-
公开(公告)号：CN101515310A
公开(公告)日：2009-08-26
申请号：CN200910077761.6
申请日：2009-02-16
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及微处理器浮点单元的随机验证方法和系统，方法包括：步骤1，配置指令模板中约束规则；步骤2，按约束规则对浮点池进行初始化，并初始化内存中浮点池映像；步骤3，生成浮点操作指令，从浮点池中选择操作数；步骤4，模拟浮点操作指令的执行过程；步骤5，判断浮点操作指令是否合法，如果是，则执行步骤6，否则，取消浮点操作指令；步骤6，待验证微处理器从浮点池映像中取得被选择的操作数对应的映像，待验证微处理器浮点单元执行浮点操作命令；比较执行结果和模拟结果，如果两者不匹配，则待验证微处理器浮点单元存在缺陷。本发明能够在指令级随机验证中控制指令序列中参与运算的寄存器中的数值，提高验证效率。
-
Patent Agency Ranking
公开(公告)号：CN101504687A
公开(公告)日：2009-08-12
申请号：CN200910079992.0
申请日：2009-03-16
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及模型检测中的模型抽象方法及系统，方法包括：步骤1，输入原始模型和指导属性；步骤2，为指导属性的每个节点求解其在原始模型中的超语义，根据超语义为指导属性的每个非叶子节点求解对应的基本序列；步骤3，对原始模型的状态空间建立划分；步骤4，应用指导属性、每个节点的超语义和每个非叶子节点的基本序列分割划分；步骤5，为指导属性的每个节点建立对应的证明模型，应用证明模型进一步分割步骤4分割后的划分；步骤6，由进一步分割后的划分生成原始模型对应的抽象模型。本发明能够在只提供指导属性的前提下，根据该指导属性自动地完成细化工作，同时使细划后的划分能够保留与指导属性相关的信息。
-
公开(公告)号：CN101487876A
公开(公告)日：2009-07-22
申请号：CN200910078243.6
申请日：2009-02-23
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3183
Abstract: 本发明公开了验证向量的优化方法及装置。该方法，包括下列步骤：根据仿真后的初始验证向量，获得所述初始验证向量对所定义的功能点的覆盖率的信息，初始化已覆盖功能点列表，构建分类模型；将新生成的验证向量送入所述分类模型，预测新生成的验证向量对所述功能点的覆盖率，并将使得对所述功能点的覆盖率提高的新生成的验证向量进行仿真，根据仿真结果更新功能点列表，得到覆盖率较高的验证向量。其能够在达到相同覆盖率的情况下，减少了需要进行仿真的验证向量的数目尽可能减少验证向量的使用，缩短仿真时间，从而提高验证效率，加速验证收敛。
-
公开(公告)号：CN1892616A
公开(公告)日：2007-01-10
申请号：CN200610078226.9
申请日：2006-05-12
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种在微处理器用户态随机验证中实现核心态程序验证的方法。该方法包括：a)在指令模版中添加异常处理相关的约束；b)对指令级随机验证产生引擎进行改进；c)在指令级处理器模拟器中加入核心态指令的执行机制，设置寄存器，在系统运行核心态指令时提供正确结果；d)在指令过滤器中加入步骤a)中所添加的异常处理相关的约束的过滤装置；e)在仿真环境中加入异常监测逻辑和控制寄存器更新逻辑；f)在仿真环境提供的存储器中预存异常处理程序。本发明具有验证全面、验证效率高的优点。
-
公开(公告)号：CN105867880B
公开(公告)日：2018-12-04
申请号：CN201610203289.6
申请日：2016-04-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种面向间接跳转分支预测的分支目标缓冲器及设计方法，该方法包括在分支目标缓冲器中，对于间接跳转的分支指令，如果跳转目的地址来源于预先存储到寄存器或内存的值，则在分支目标缓冲器对应项跳转目的地址中添加指向二级硬件表Indirect_BTB的索引；当一条分支指令执行完成后，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器填充操作，否则执行常规分支目标缓冲器填充操作；获取需要执行的所述分支指令，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器分支预测操作，否则执行常规分支目标缓冲器预测操作。
-
公开(公告)号：CN105760612B
公开(公告)日：2018-12-04
申请号：CN201610108674.2
申请日：2016-02-26
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明提出用于硅后芯片验证的断言检测装置、方法、系统、芯片，涉及超大规模集成电路设计验证领域，该装置包括断言触发逻辑模块，用于触发断言检测；综合模块，用于将所述硅后芯片中待验证RTL级综合为门级网表；反馈计数器电路模块，用于将所述断言触发逻辑模块产生的信号进行编码并生成输出编码；其中将所述断言触发逻辑模块插入到所述待验证RTL级中，通过所述综合模块获取包含所述断言触发逻辑模块的所述待验证RTL级的所述门级网表，为所述门级网表中的每一项所述断言触发逻辑模块插入所述反馈计数器电路模块，以便产生多个输出编码。
-
-
-
-
-
-
-
-
-
Search Results
33
records
(took 0.05 seconds)
