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公开(公告)号：CN111312737B
公开(公告)日：2023-11-10
申请号：CN202010212575.5
申请日：2020-03-24
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146 , H01L29/423
Abstract: 本发明提供一种埋型三栅极鳍型垂直栅结构及制作方法，位于外延层上的转移管以及该转移管一侧、外延层中的光电二极管；转移管的垂直栅伸入外延层中并延伸至光电二极管所在的深度；位于外延层上、转移管另一侧的复位管；该复位管栅极两侧的外延层中分别设有N+区；其中一个与转移管相邻的N+区域形成浮动扩散点；所述垂直栅下端为所述外延层穿透该垂直栅相互垂直的两个纵截面的结构。本发明在垂直栅极施加电压时可以在底部形成三个面的导通，形成上层利用垂直栅极大面积转移，底部FINFET快速转移的有效结合，有利于电子的有效和快速转移，从而提高光响应。
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公开(公告)号：CN111403393B
公开(公告)日：2023-09-19
申请号：CN202010213145.5
申请日：2020-03-24
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种提高体约束鳍型结构闪存单元耦合率的器件结构，凸出于有源区表面平行分布的多个鳍结构；鳍结构的左右两个侧壁及顶部覆盖有浮栅，覆盖部位为沿鳍结构长度方向的一部分；覆盖部分为分散结构；分散结构由自下而上多个等间隔分布的叠层组成；并且相邻两个鳍结构之间各自的侧壁共用一个分散结构。本发明的鳍型结构可以增加相邻浮栅极之间的距离，降低之间的耦合电容，降低相互单元之间的互扰，增加耦合率。有利于增加漏极电压，提高编程速度；有利于进一步降低栅极电压。结合约束鳍型结构的高编程效率可以为后续的闪存单元继续缩减提供更多的优化选择。
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公开(公告)号：CN119943820A
公开(公告)日：2025-05-06
申请号：CN202510008245.7
申请日：2025-01-02
Applicant: 上海华力集成电路制造有限公司
IPC: H01L23/538 , H01L23/64 , H01L21/60
Abstract: 本发明公开了一种改善高压集成工艺中低压器件性能的工艺集成方法中，采用如下步骤形成中低压器件栅氧化层：步骤一、形成中压栅氧化层。步骤二、按照工作电压大小依次形成各种低压器件的低压栅氧化层；形成选中低压器件的低压栅氧化层的分步骤包括：步骤21、将选中低压区中的中压栅氧化层去除；未选择低压区中的中压栅氧化层或已形成的低压栅氧化层保留。步骤22、形成选中低压器件对应的低压栅氧化层；在第一氧化工艺中，工作电压小于选中低压器件的各低压器件对应的低压区中的中压栅氧化层的厚度会增加。重复步骤21和22直至各种低压器件的低压栅氧化层都已经形成。本发明能减少各低压区的场氧化层的消耗以及降低各低压区的有源区表面的粗糙度。
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公开(公告)号：CN118380446A
公开(公告)日：2024-07-23
申请号：CN202410390172.8
申请日：2024-04-01
Applicant: 上海华力集成电路制造有限公司 , 复旦大学
IPC: H01L27/146
Abstract: 本发明公开了一种光电原位有源像素传感器，器件单元结构形成于混合衬底上，混合衬底由SOI衬底和半导体衬底组成。器件单元结构包括MOS晶体管和感光结构。MOS晶体管形成于SOI衬底半导体顶层上，MOS晶体管的沟道区由半导体顶层组成。感光结构包括嵌入式PN二极管，嵌入式PN二极管包括形成于半导体外延层表面区域中的第一导电类型重掺杂的第一电极区以及由第一电极区底部的半导体外延层和半导体顶层组成的第二电极区。MOS晶体管底部的介质埋层底部位置的第一界面作为光生载流子收集端。第一电极区通过接触孔连接到由正面金属层组成的第一电极。本发明还公开了一种光电原位有源像素传感器的制造方法。本发明能扩大耗尽区，增加光生载流子分离和迁移速率。
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公开(公告)号：CN116110789A
公开(公告)日：2023-05-12
申请号：CN202111320661.9
申请日：2021-11-09
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L29/423
Abstract: 本发明公开了一种高压金属栅极器件的制造方法，经过正常工艺的栅极金属沉积之后，进行栅极金属的CMP工艺时，先进行第一次CMP工艺将栅极金属预先减薄到一定厚度，然后沉积一层阻挡介质层，过光刻打开大面积的高压栅极区域，通过蚀刻把除大面积的高压栅极区域之外的阻挡介质层去除，在对栅极金属进行第二次CMP工艺时，由于高压栅极区域的大面积栅极金属的表面有阻挡介质层，研磨偏慢，不会造成CMP碟形下凹。该高压金属栅极器件的制造方法，不但不存在大块栅极金属的碟形下凹问题，同时也能避免因影响栅极介质层而导致影响高压器件的电性。
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Patent Agency Ranking
公开(公告)号：CN110634876B
公开(公告)日：2022-03-18
申请号：CN201910938087.X
申请日：2019-09-30
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/11524 , H01L27/1157
Abstract: 本申请公开了一种闪存器件的制造方法，包括：提供一衬底，该衬底包括有源区，有源区上形成有栅极，该栅极包括控制栅；对栅极和衬底进行氮化处理，以改变控制栅的侧表面活性；在控制栅之间填充有机介质层。本申请通过在闪存器件的制造过程中，在衬底上形成栅极之后，对衬底和栅极进行氮化处理处理,在控制栅之间的间隙填充有机介质层，由于控制栅经过氮化处理处理后改变了其侧表面的活性，因此能够在一定程度上降低由于填充有机介质层所带来的气泡残留所造成的控制栅的形变，提高了闪存器件的良率。
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公开(公告)号：CN119403200A
公开(公告)日：2025-02-07
申请号：CN202411525151.9
申请日：2024-10-29
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种高压器件结构，结构包括：衬底，栅介质层，栅介质层形成于沟槽内，且沟槽形成于衬底内；高压P阱，高压P阱形成于衬底内；第一N型扩散区，第一N型扩散区形成于栅介质层的第一侧面处的高压P阱内，并部分地延伸至栅介质层的下方；第二N型扩散区，第二N型扩散区与第一N型扩散区有间隔，形成于栅介质层的第二侧面处的高压P阱内，并部分地延伸至栅介质层的下方；漏端，漏端形成于第一N型扩散区的表层中；源端，源端形成于第二N型扩散区的表层中；栅极材料层，栅极材料层形成于栅介质层的表面，其包括第一区域、第二区域及第三区域。通过本发明解决了现有的寄生晶体管易提前开启的问题。
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公开(公告)号：CN111403393A
公开(公告)日：2020-07-10
申请号：CN202010213145.5
申请日：2020-03-24
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/11521 , H01L27/11551
Abstract: 本发明提供一种提高体约束鳍型结构闪存单元耦合率的器件结构，凸出于有源区表面平行分布的多个鳍结构；鳍结构的左右两个侧壁及顶部覆盖有浮栅，覆盖部位为沿鳍结构长度方向的一部分；覆盖部分为分散结构；分散结构由自下而上多个等间隔分布的叠层组成；并且相邻两个鳍结构之间各自的侧壁共用一个分散结构。本发明的鳍型结构可以增加相邻浮栅极之间的距离，降低之间的耦合电容，降低相互单元之间的互扰，增加耦合率。有利于增加漏极电压，提高编程速度；有利于进一步降低栅极电压。结合约束鳍型结构的高编程效率可以为后续的闪存单元继续缩减提供更多的优化选择。
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公开(公告)号：CN111312737A
公开(公告)日：2020-06-19
申请号：CN202010212575.5
申请日：2020-03-24
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146 , H01L29/423
Abstract: 本发明提供一种埋型三栅极鳍型垂直栅结构及制作方法，位于外延层上的转移管以及该转移管一侧、外延层中的光电二极管；转移管的垂直栅伸入外延层中并延伸至光电二极管所在的深度；位于外延层上、转移管另一侧的复位管；该复位管栅极两侧的外延层中分别设有N+区；其中一个与转移管相邻的N+区域形成浮动扩散点；所述垂直栅下端为所述外延层穿透该垂直栅相互垂直的两个纵截面的结构。本发明在垂直栅极施加电压时可以在底部形成三个面的导通，形成上层利用垂直栅极大面积转移，底部FINFET快速转移的有效结合，有利于电子的有效和快速转移，从而提高光响应。
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公开(公告)号：CN110634876A
公开(公告)日：2019-12-31
申请号：CN201910938087.X
申请日：2019-09-30
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/11524 , H01L27/1157
Abstract: 本申请公开了一种闪存器件的制造方法，包括：提供一衬底，该衬底包括有源区，有源区上形成有栅极，该栅极包括控制栅；对栅极和衬底进行氮化处理，以改变控制栅的侧表面活性；在控制栅之间填充有机介质层。本申请通过在闪存器件的制造过程中，在衬底上形成栅极之后，对衬底和栅极进行氮化处理处理,在控制栅之间的间隙填充有机介质层，由于控制栅经过氮化处理处理后改变了其侧表面的活性，因此能够在一定程度上降低由于填充有机介质层所带来的气泡残留所造成的控制栅的形变，提高了闪存器件的良率。
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