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公开(公告)号：CN111682022B
公开(公告)日：2023-10-31
申请号：CN202010396987.9
申请日：2020-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种基于异层JTL布局布线的超导集成电路设计方法，包括以下步骤：对单元库的单元数据接口进行割分偏置圈的处理，并留出通孔的位置；按照电路逻辑原理图对逻辑单元层上的单元进行布局摆设；采用逻辑单元层的JTL和分路单元进行每个单元的时钟线连接；使用位于与所述逻辑单元层不在同一层的横向JTL布线层和纵向JTL布线层的JTL对每个单元进行数据连接，其中，所述横向JTL布线层的JTL作为单元之间数据横向的布线单元，所述纵向JTL布线层的JTL作为单元之间数据纵向的布线单元，上层的JTL与下层的单元数据接口的位置通过调用通孔实现连接。本发明解决了JTL不利于布线的缺点。
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公开(公告)号：CN110032792A
公开(公告)日：2019-07-19
申请号：CN201910278235.X
申请日：2019-04-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种超导数字电路设计方法，包括：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。通过本发明解决了现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。
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公开(公告)号：CN114915395B
公开(公告)日：2025-01-10
申请号：CN202110178609.8
申请日：2021-02-09
Applicant: 中国科学院上海微系统与信息技术研究所 , 北京大学
IPC: H04L9/00
Abstract: 本发明提供一种超导抗旁路攻击加密装置及加密方法，所述超导抗旁路攻击加密装置包括：字节代换电路、行位移电路、列混淆电路、轮秘钥加电路以及时钟控制电路，所述时钟控制电路分别与所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路连接，用于对所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路进行时钟控制。本发明提出了一种抗旁路攻击的超导加密电路的设计，利用相位传递信息，解决了现有CMOS加密电路不能很好地实现抗旁路攻击的问题。
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公开(公告)号：CN113095015B
公开(公告)日：2024-05-24
申请号：CN202110500919.7
申请日：2021-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/34 , G06F115/10
Abstract: 本发明的SFQ时序电路综合计算方法、系统以及终端，分别对SFQ逻辑门状态机的状态机描述分别进行解释以及编译获得该状态机的状态转移集合信息，并对所述状态转移集合信息分解为一或多个子状态机，并将各子状态机与SFQ逻辑单元库中的各单元门进行映射，并基于各子状态机的映射结果，对各子状态机进行重组，以获得SFQ时序逻辑电路结构。本发明利用了SFQ逻辑门自有的优势，直接完成从SFQ逻辑门状态机到SFQ时序电路的逻辑映射，减少了中间模拟CMOS逻辑门、组成CMOS时序状态机的两步操作，提高了SFQ时序电路的逻辑综合成功率以及对SFQ单元库的利用率，使SFQ时序电路的大规模自动化设计更加高效，并解决现有技术的问题。
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公开(公告)号：CN116413586A
公开(公告)日：2023-07-11
申请号：CN202111670510.6
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/317
Abstract: 本发明提供一种延时测试电路，至少包括环振电路延时测试模块，该模块包括汇流器单元、分路器单元、第一接口单元、N个待测单元及M个第一分频器单元；N个待测单元级联，第一个待测单元的输入端连接汇流器单元的输出端，最后一个待测单元的输出端连接分路器单元的输入端；M个第一分频器单元级联，第一个第一分频器单元的输入端连接分路器单元的一路输出端，最后一个第一分频器单元的输出端连接第一接口单元的输入端；汇流器单元的第一输入端接入第一激励信号，第二输入端连接分路器单元的二路输出端；第一接口单元的输出端产生第一数字电压信号。通过本发明提供的延时测试电路，解决了现有方案无法对超过2个结的传输线进行有效延时测试的问题。
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Patent Agency Ranking
公开(公告)号：CN111460749B
公开(公告)日：2022-12-06
申请号：CN202010326631.8
申请日：2020-04-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/337
Abstract: 本发明提供一种超导数字单元的精细优化方法及电路，包括：1)对待优化的超导数字单元进行全局优化，得到对应的网表、激励信息；2)对超导数字单元中的各指标依次进行分组优化，若优化结果可接受则将优化后的参数更新至网表后进行下一指标的优化，否则直接执行下一指标的优化；3)将最终的优化结果更新至超导数字单元所在电路中，完成固化。本发明将精细优化的流程参数进行了分组考虑，省时且可以更好地收敛，更快地得到最优参数搭配；在得到某个可接受的参数后，无需更改电路图上元器件的参数、导出网表后再进行优化，而是直接在网表中修改该参数后进入下一优化环节，进一步缩减优化单元所消耗的时间，降低在多步操作中有可能带来的错误。
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公开(公告)号：CN114944839A
公开(公告)日：2022-08-26
申请号：CN202210418870.5
申请日：2022-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/195 , G06N10/40
Abstract: 本发明提供一种接口电路，包括：第一约瑟夫森结，第一端连接第一电感的第一端和第二电感的第一端并接入第一偏置电流，第二端接地；第一电感的第二端接入超导时钟信号；第二电感的第二端连接第二约瑟夫森结的第一端；第二约瑟夫森结的第二端连接第三约瑟夫森结的第一端、第三电感的第一端及第四电感的第一端；第三约瑟夫森结的第二端接地；第三电感的第二端接入CMOS数据信号；第四电感的第二端连接第五电感的第一端并接入第二偏置电流；第五电感的第二端产生超导输出信号。通过本发明的接口电路，突破了传统设计，提供一种新的非归零CMOS‑RSFQ接口电路。
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公开(公告)号：CN114814423A
公开(公告)日：2022-07-29
申请号：CN202210420508.1
申请日：2022-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/00
Abstract: 本发明提供一种超导逻辑器件时序参数的测量电路，包括第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；分路器单元的输入端通过级联的至少两个第一缓冲器单元连接至第一输入接口单元，第一输出端通过至少一个第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个第三缓冲器单元连接至待测逻辑器件的时钟端；待测逻辑器件的输出端通过级联的至少两个第四缓冲器单元连接至输出接口单元；其中，第二缓冲器单元和第三缓冲器单元的数量相同。通过本发明提供的测量电路，解决了现有技术中无此种测量电路的问题。
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公开(公告)号：CN111682022A
公开(公告)日：2020-09-18
申请号：CN202010396987.9
申请日：2020-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种基于异层JTL布局布线的超导集成电路设计方法，包括以下步骤：对单元库的单元数据接口进行割分偏置圈的处理，并留出通孔的位置；按照电路逻辑原理图对逻辑单元层上的单元进行布局摆设；采用逻辑单元层的JTL和分路单元进行每个单元的时钟线连接；使用位于与所述逻辑单元层不在同一层的横向JTL布线层和纵向JTL布线层的JTL对每个单元进行数据连接，其中，所述横向JTL布线层的JTL作为单元之间数据横向的布线单元，所述纵向JTL布线层的JTL作为单元之间数据纵向的布线单元，上层的JTL与下层的单元数据接口的位置通过调用通孔实现连接。本发明解决了JTL不利于布线的缺点。
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公开(公告)号：CN107908867A
公开(公告)日：2018-04-13
申请号：CN201711125373.1
申请日：2017-11-14
Applicant: 中国科学院上海微系统与信息技术研究所
Inventor： 高小平
IPC: G06F17/50 , H03K19/003
CPC classification number: G06F17/505 , H03K19/0033
Abstract: 本发明提供一种三模冗余电路的版图设计方法，包括：输入时序设置文件及库文件；根据时序或寄生参数要求摆放顶层宏单元；对电源、地进行规划和绕线；分别设定第一三模冗余电路中三路电路的单元摆放区域；根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；根据时序建立时钟树；对各电路中的器件进行绕线，并对顶层电路进行验证。本发明的三模冗余电路的版图设计方法通过将三模冗余电路在版图上拉开一定距离，从而进一步巩固并实现三模冗余电路结构所带来的抗单粒子翻转效果，有效提高航天器件的可靠性。
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