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公开(公告)号：CN102779837B
公开(公告)日：2015-04-08
申请号：CN201210289657.5
申请日：2012-08-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/08 , H01L27/11 , H01L21/8244 , G11C11/413
CPC classification number: H01L27/1104 , G11C11/412 , H01L29/66659 , H01L29/7835
Abstract: 本发明提供一种六晶体管静态随机存储器单元及其制作方法，属于存储器设计及制造技术领域，所述存储器单元包括两个反相器及传输门，所述反相器由一结构对称的NMOS晶体管及结构对称的PMOS晶体管互连组成，所述传输门由两个源漏结构非对称的NMOS晶体管组成，所述源漏结构非对称NMOS晶体管的源极结构具有袋区及浅掺杂延伸区，而漏极结构不具有袋区及浅掺杂延伸区。本发明采用了具有非对称结构的传输门N型晶体管，通过去掉漏极的浅掺杂延伸区（LDD）和袋区（Pocket）引入的非对称，不改变器件加工工艺，不额外增加版图，不破坏器件使用寿命，且由此引起的电学非对称性明显优于现有的结构。本发明工艺简单，有利于降低成本，适用于工业生产。
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公开(公告)号：CN101931008B
公开(公告)日：2015-04-08
申请号：CN201010225638.7
申请日：2010-07-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/42384 , H01L21/266 , H01L29/66575 , H01L29/7833 , H01L29/78612
Abstract: 本发明公开了一种具有体接触结构的PD SOI器件，该器件的有源区包括：栅区、体区、N型源区、N型漏区、体接触区以及硅化物；所述N型源区和N型漏区相对的分别位于所述体区前部的两侧，所述体接触区位于所述体区后部一侧与所述N型源区并排，所述硅化物位于所述体接触区及所述N型源区之上并同时与它们相接触，所述栅区为倒L型，位于所述体区之上，由所述体区的后部向外引出。该器件的体接触制作在源区与栅极引出的交界处，在有效抑制浮体效应的同时，还具有不会增加芯片面积，消除了传统体接触结构增加芯片面积的缺点，并具有制造工艺简单与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN102569069B
公开(公告)日：2014-08-27
申请号：CN201210062609.2
申请日：2012-03-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/331 , H01L29/737 , H01L29/06
CPC classification number: H01L29/7378 , H01L29/0821
Abstract: 本发明提供一种SiGe-HBT晶体管及其制备方法，属于微电子与固体电子领域。该SiGe异质结双晶体管的制备方法通过采用离子注入技术，在集电区与空间电荷区重叠区域中形成掺杂浓度相等的P+层与N+层组成的叠层，所述P+层或N+层的掺杂浓度值呈高斯分布，且其浓度值小于基区的掺杂浓度值，大于集电区的掺杂浓度值。本发明的方案不仅可以改变局部势垒区电场值大小，还可以改变势垒区电场的分布情况，在保证不牺牲渡越时间、截止频率以及最大振荡频率的情况下，提高基极-集电极击穿电压，或者在保证击穿电压不恶化的情况下，增加集电区掺杂浓度，提高空间电荷区渡越时间和截止频率。
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公开(公告)号：CN102360564B
公开(公告)日：2013-04-10
申请号：CN201110285756.1
申请日：2011-09-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/40
Abstract: 本发明提供一种双晶体管储存器，包括I-MOS管与MOSFET管，所述I-MOS管的栅极连接有字线，所述I-MOS管的漏极连接有第一位线，所述MOSFET管的栅极连接所述I-MOS管的源极，所述MOSFET管的漏极连接有第二位线，所述MOSFET管的源极接地。本发明中由I-MOS管与MOSFET管组成的双晶体管储存器不但具有非常快的开关速度，而且能有效避免“0”状态时GIDL电流的影响，从而提高“0”态保持时间。
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公开(公告)号：CN102916041A
公开(公告)日：2013-02-06
申请号：CN201210458192.1
申请日：2012-11-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/737 , H01L21/331
Abstract: 本发明提供一种基于SOI的锗硅异质结双极晶体管及其制作方法。该基于SOI的锗硅异质结双极晶体管，其包括背衬底、位于背衬底上的埋氧化层以及形成于该埋氧化层上的有源区和隔离区；所述有源区一端形成有集电极，其余部分形成集电区，所述集电区与所述隔离区上形成有基区，所述基区上形成有发射极和基极，所述发射极和基极分别被侧墙氧化层包围；所述集电区包括掺杂硅膜以及位于所述掺杂硅膜下部的重掺杂第一多晶硅层。本发明的基于SOI的锗硅异质结双极晶体管及其制作方法利用高剂量的Si离子注入，在SOI的顶层硅膜与埋氧层交界的地方形成多晶硅，多晶硅层降低了集电极电阻，从而有效提高了基于SOI的SiGeHBT器件的截止频率。
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Patent Agency Ranking
公开(公告)号：CN102104063B
公开(公告)日：2012-10-31
申请号：CN200910201332.5
申请日：2009-12-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/732 , H01L21/331 , H01L21/762
CPC classification number: H01L29/7317 , H01L29/66265
Abstract: 本发明公开了一种SOI纵向双极晶体管及其制作方法，该双极晶体管包括SOI衬底，所述SOI衬底由下至上依次为SOI衬底体区，SOI衬底隐埋氧化层，顶层硅膜，所述SOI衬底上采用集成电路STI工艺在顶层硅膜位置处形成有有源区，有源区位置处通过离子注入形成有集电区和基区，集电区靠近SOI衬底隐埋氧化层，基区靠近顶层硅膜表面；基区上形成有发射极和基极，发射极和基极分别被侧氧隔离墙包围。本发明它采用一种简单的双多晶硅技术，不仅提高晶体管性能，而且可以减小有源区面积提高集成度；此外本发明采用侧氧隔离工艺，提高SOI BJT与SOI CMOS的兼容性，使SOI BiCMOS工艺变得简单，从而降低成本。
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公开(公告)号：CN102569069A
公开(公告)日：2012-07-11
申请号：CN201210062609.2
申请日：2012-03-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/331 , H01L29/737 , H01L29/06
CPC classification number: H01L29/7378 , H01L29/0821
Abstract: 本发明提供一种SiGe-HBT晶体管及其制备方法，属于微电子与固体电子领域。该SiGe异质结双晶体管的制备方法通过采用离子注入技术，在集电区与空间电荷区重叠区域中形成掺杂浓度相等的P+层与N+层组成的叠层，所述P+层或N+层的掺杂浓度值呈高斯分布，且其浓度值小于基区的掺杂浓度值，大于集电区的掺杂浓度值。本发明的方案不仅可以改变局部势垒区电场值大小，还可以改变势垒区电场的分布情况，在保证不牺牲渡越时间、截止频率以及最大振荡频率的情况下，提高基极-集电极击穿电压，或者在保证击穿电压不恶化的情况下，增加集电区掺杂浓度，提高空间电荷区渡越时间和截止频率。
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公开(公告)号：CN102176215B
公开(公告)日：2012-06-27
申请号：CN201110072771.8
申请日：2011-03-24
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: G06F17/5036
Abstract: 本发明公开了一种SOI场效应晶体管SPICE模型系列的建模方法，通过设计制作辅助器件，测量电学特性数据，获取中间数据，在中间数据的基础上提取模型参数，建立浮体结构SOI场效应晶体管的SPICE模型，并利用中间数据及辅助器件数据提取模型参数，编写宏模型，建立体引出结构SOI场效应晶体管的SPICE模型。本发明提出的建模方法考虑了体引出结构中引出部分的寄生晶体管的影响，利用该方法建立的模型系列能更加准确的反应体引出结构及浮体结构的SOI场效应晶体管的实际工作情况及电学特性，提高了模型的拟和效果。
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公开(公告)号：CN101950723B
公开(公告)日：2012-04-11
申请号：CN201010220390.5
申请日：2010-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/265 , H01L29/06
CPC classification number: H01L29/78612 , H01L21/28518 , H01L29/78654
Abstract: 本发明公开了一种实现源体欧姆接触且基于SOI的MOS器件制作方法，先制作栅区，进行高剂量的源区和漏区轻掺杂，形成较高浓度的轻掺杂N型源区和轻掺杂N型漏区，之后在栅区周围制备侧墙隔离结构，进行源区和漏区离子注入，通过一道在源区位置设有开口的掩膜版，倾斜的进行重掺杂P离子注入，从而在源区与体区之间形成重掺杂的P型区，最后在源区的部分表面形成一层金属，通过热处理使金属与其下的Si材料反应生成硅化物。本发明通过硅化物与其旁边的重掺杂P区形成欧姆接触，释放基于SOI的MOS器件在体区积累的空穴，从而抑制基于SOI的MOS器件的浮体效应，并具有不增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN102360564A
公开(公告)日：2012-02-22
申请号：CN201110285756.1
申请日：2011-09-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/40
Abstract: 本发明提供一种双晶体管储存器，包括I-MOS管与MOSFET管，所述I-MOS管的栅极连接有字线，所述I-MOS管的漏极连接有第一位线，所述MOSFET管的栅极连接所述I-MOS管的源极，所述MOSFET管的漏极连接有第二位线，所述MOSFET管的源极接地。本发明中由I-MOS管与MOSFET管组成的双晶体管储存器不但具有非常快的开关速度，而且能有效避免“0”状态时GIDL电流的影响，从而提高“0”态保持时间。
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