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公开(公告)号：CN110572335B
公开(公告)日：2021-07-23
申请号：CN201910813277.9
申请日：2019-08-30
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L12/933 , H04L12/935 , H04L12/861
摘要： 本发明提供一种低时延的交换芯片时钟域结构。该时钟域结构包括：依次连接的入口SerDes RX单元、第一CDC单元、入口端口RX、第二CDC单元、核心交换单元、第三CDC单元、出口端口TX、第四CDC单元和出口SerDes TX单元；第一CDC单元，用于将入口SerDes RX单元接收的数据的时钟域由SerDes RX时钟域跨到核心交换时钟域；SerDes RX时钟域指SerDes RX单元工作时的时钟域，核心交换时钟域指核心交换单元工作时的时钟域；入口端口RX、核心交换单元和出口端口TX工作时采用相同的时钟域；第四CDC单元，用于将出口端口TX输出的数据的时钟域由核心交换时钟域跨到SerDes TX时钟域；SerDes TX时钟域指出口SerDes TX单元工作时的时钟域。本发明旨在提供一种降低交换时延，便于芯片性能提升的通用交换芯片的时钟域架构。
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公开(公告)号：CN113111615A
公开(公告)日：2021-07-13
申请号：CN202110344051.6
申请日：2021-03-31
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： G06F30/331 , G06F30/3312
摘要： 本发明涉及芯片时钟检测技术领域，特别涉及一种SoC芯片时钟功能验证方法及系统，从SoC芯片外部管脚中选取用于引出芯片内部待测时钟的测试管脚；利用时钟仿真验证平台并根据芯片内时钟网络分布级数，对内部各时钟频率进行遍历，依次选择待测时钟，并通过测试管脚输出对待测时钟频率进行验证确认。本发明将内部待测时钟频率经过一定系数的分频之后引出至外部管脚，在仿真验证平台中，根据芯片内部时钟网络分布的级数，通过对不同层级的寄存器配置操作，可完成对全芯片所有时钟的时钟频率进行遍历和自动比较，不会遗漏每一个时钟，具有实现简单、自动化验证效率高等特点，适合于时钟网络复杂、时钟频点较多的SoC芯片或大规模ASIC芯片，具有较好应用前景。
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公开(公告)号：CN110519116B
公开(公告)日：2021-01-22
申请号：CN201910631114.9
申请日：2019-07-12
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明提供了一种循环冗余校验码存储比较模块及交换设备性能测试系统，涉及交换设备技术领域，该模块包括第一循环冗余校验码存储单元，用于接收发送给待测试交换设备的第i个待转发数据包的第一循环冗余校验码，并将其按序写入存储空间；第一循环冗余校验码读取单元，用于当第一循环冗余校验码存储单元接收到经转发后的第i个数据包的第二循环冗余校验码时，按序从存储空间读取第一循环冗余校验码；比较单元，用于比较第一循环冗余校验码与第二循环冗余校验码是否一致，以判断第i个数据包的包转发是否正确。本发明实施例提供的循环冗余校验码存储比较模块，可以检测交换设备的包转发顺序是否正确，节省人力成本，并提高检测准确度。
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公开(公告)号：CN109327393B
公开(公告)日：2021-01-22
申请号：CN201811370028.9
申请日：2018-11-17
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L12/741 , H04L29/06
摘要： 本发明属于网络通信技术领域，特别涉及一种网络交换目的端口确定方法、装置及基于该装置的交换机，该方法包含：接收待转发数据帧，并获取数据帧的网络协议类型、目的地址和源端口号，生成包含目的地址和源端口号的对比值；通过对比值获取对应散列值，并以散列值为地址，在预设转发表中读取存储有所述地址的转发表项；提取转发表项中已学习对比值和目标端口号，将所述对比值与所述已学习对比值进行匹配，若匹配成功，则将所述目标端口号作为用于转发所述待转发数据帧的目的端口，若未匹配成功，则输出匹配失败通知。本发明能够缓解现有技术中存在的应用多种网络协议的多个数据帧混合转发时的成本增加问题，进一步提升SDN网络架构中数据通信的性能。
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公开(公告)号：CN112039720A
公开(公告)日：2020-12-04
申请号：CN202010756655.7
申请日：2020-07-31
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L12/26 , H04L12/813 , H04L12/861
摘要： 本发明属于数据流量控制技术领域，特别涉及一种1～100％流量精确可控流量发生装置及流量生成方法，该装置包括六个流量发生器，每个流量发生器的流量可软件定义为1％、2％、5％、10％、20％、50％和100％的流量中任一值；六个缓冲器，每一个流量发生器后面都对应设置一个缓冲器，用于缓存前级流量发生器生成的数据流量；一个调度器，用于对六个流量发生器生成的数据流量进行轮询调度，将六条数据流的流量组合汇聚输出总流量。本发明能够实现对数据流量的精确控制，数据流量可精确控制为1～100％内任意流量。
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公开(公告)号：CN111624869A
公开(公告)日：2020-09-04
申请号：CN202010335962.8
申请日：2020-04-25
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： G05B9/03
摘要： 本发明属于网络安全技术领域，特别涉及一种自动感知攻击行为方法、系统及以太网交换机，将交换机服务请求分发至响应模块，所述响应模块包含用于数据交互处理的主控制器和用于交互数据处理的辅助控制器，所述主控制器和辅助控制器两者采用软和/或硬件存在差异且功能等价的控制器结构；响应模块中两个控制器依据服务请求分别生成响应数据；对响应数据进行比对来判定交换机异常并通知管理员。本发明依据该两个控制器的响应结果自动感知识别交换机异常，方案简单，便于部署实施，通过对响应数据比对可以成功多种攻击方式并上报管理员，实现自动感知交换机控制器异常，且能够保证交换机的工作状态始终受控，进一步确保网络空间的安全性和稳定可靠性。
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公开(公告)号：CN111555901A
公开(公告)日：2020-08-18
申请号：CN202010182318.1
申请日：2020-03-16
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明属于芯片配置网络技术领域，特别涉及一种灵活支持混合总线协议的芯片配置网络系统，包括配置网络主从接口、协议解析与地址映射模块和核心互连网络；在配置网络主从接口处分别增加协议解析与地址映射模块；所述协议解析与地址映射模块用于实现总线读写请求/读写响应地址与网络ID之间的转换，以及将不同总线协议的读写请求或读写响应按照统一的格式转化为数据包的形式并注入核心互连网络，或将从核心互连网络接收的数据包根据不同的总线协议转换为相应的总线信号时序。本发明可灵活支持相同或者不同总线协议的网络互连和协议桥接，大大降低芯片配置网络的设计复杂度和技术门槛，并兼具良好地可扩展性和重用性。
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公开(公告)号：CN111030998A
公开(公告)日：2020-04-17
申请号：CN201911116565.5
申请日：2019-11-15
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L29/06
摘要： 本发明属于协议解析处理技术领域，公开一种可配置的协议解析方法及系统，该方法包括：缓存协议数据；报头解析和提取，键值生成，CAM精确匹配，表项查找，中间信息和最终信息更新，语义解析和处理；该系统包括：报文缓存模块、报头解析和提取模块、键值生成模块、CAM模块、表项管理模块、中间信息和最终信息更新模块、语义解析及处理模块。本发明通过自定义配置CAM和表项数据，可自定义支持的协议解析类型，且处理速度快，协议解析通过环回的方式进行解析，节省了额外的硬件资源，相比常规的可编程协议解析平台，本发明仅需要按照约定数据格式向对应的CAM和RAM进行配置。
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公开(公告)号：CN109508231A
公开(公告)日：2019-03-22
申请号：CN201811370030.6
申请日：2018-11-17
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明属于网络硬件架构技术领域，特别涉及一种异构多模处理器的等价体间的同步方法及装置，该方法包含：应用于异构多模处理器架构中，该异构多模处理器架构包含调度器和多个异构处理器，调度器依据用户需求及异构处理器运行状态维护处理器可用列表和比较列表，完成面向业务数据和同步数据的异构处理器的调度，包含如下内容：调度器监测异构多模处理器的软件运行状态，获取处理器状态运行数据；针对状态运行数据，调度器通过半数判决，依据判决结果调度比较列表和可用列表中的异构处理器，异构处理器依据调度器判决结果执行响应处理。本发明提高多个异构处理器间处理消息及发送调度器消息的同步性，和调度器对多个异构处理器的消息判断的正确性。
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公开(公告)号：CN109146065A
公开(公告)日：2019-01-04
申请号：CN201811160079.9
申请日：2018-09-30
IPC分类号： G06N3/04
CPC分类号： G06N3/0454
摘要： 本发明属于卷积神经网络运算技术领域，特别涉及一种二维数据的卷积运算方法及装置，通过起始地址、目的地址、子二维数据块的长度、子二维数据块的宽度以及子二维数据块与原二维数据块的行偏差地址，可以完成任意长度二维数据块的子二维数据块的访问，将子二维数据块与对应的子卷积核进行卷积运算得到子二维数据块的卷积运算结果，并将所有子二维数据块的卷积运算结果累加，得到原二维数据块的卷积运算结果，使基于移位寄存器链的卷积运算加速器实现任意长宽卷积核的卷积运算，运算灵活性高，程序映射简单。
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