公开(公告)号：CN101620526B

公开(公告)日：2011-06-15

申请号：CN200910043828.4

申请日：2009-07-03

申请人： 中国人民解放军国防科学技术大学

发明人： 何义 ,  张春元 ,  文梅 ,  伍楠 ,  杨乾明 ,  任巨 ,  管茂林 ,  荀长庆 ,  吴伟 ,  柴俊 ,  李京旭

IPC分类号： G06F9/38 ,  G06F12/08

摘要： 本发明公布了一种减少流处理器片上指令存储器资源消耗的方法，要解决的技术问题基于现有成熟的硬件存储器结构，不增加复杂的编译算法，有效减少指令存储器的资源消耗。技术方案是将流处理器中纯软件管理的指令存储器修改为软硬件混合指令存储器；在编译器中增加kernel热代码查找模块，根据判定热代码的定理查找流应用中的kernel热代码；且在流级编译时，在各个kernel热代码之前添加指令流加载指令；采用软件管理静态存储器存储kernel热代码以保证其高命中率，采用硬件管理的cache存储其他指令，通过缩短指令占用指令存储器的时间来减少指令存储器对存储器容量的需求，从而可以减少指令存储器的容量。采用本发明能减少指令存储器在芯片中的资源消耗。

公开(公告)号：CN100557581C

公开(公告)日：2009-11-04

申请号：CN200810031301.5

申请日：2008-05-15

申请人： 中国人民解放军国防科学技术大学

发明人： 伍楠 ,  文梅 ,  杨乾明 ,  张春元 ,  任巨 ,  何义 ,  荀长庆 ,  管茂林 ,  吴伟 ,  柴俊 ,  李京旭

IPC分类号： G06F12/08

摘要： 本发明公开了一种面向数据流的Cache管理方法，目的是提供一种面向数据流的Cache管理方法，减少Cache失效率。技术方案是首先改进Cache体系结构，在Cache内部增设流属性寄存器、流地址转换器和流预取单元及相应的连接总线；接着改变编译流程，由流编译器对Cache空间进行预分配，流属性寄存器、流地址转换器和流预取单元相互配合，根据预分配的结果对数据流进行实时管理。本发明通过改进Cache体系结构和整个管理流程，使得软、硬件均参与Cache管理，将普通Cache和SRF的管理有机结合，能减少Cache的失效率，提高Cache空间利用率，同时保持Cache对数据的随机访问和失效替换功能。

公开(公告)号：CN101266576A

公开(公告)日：2008-09-17

申请号：CN200810031301.5

申请日：2008-05-15

申请人： 中国人民解放军国防科学技术大学

发明人： 伍楠 ,  文梅 ,  杨乾明 ,  张春元 ,  任巨 ,  何义 ,  荀长庆 ,  管茂林 ,  吴伟 ,  柴俊 ,  李京旭

IPC分类号： G06F12/08

摘要： 本发明公开了一种面向数据流的Cache管理方法，目的是提供一种面向数据流的Cache管理方法，减少Cache失效率。技术方案是首先改进Cache体系结构，在Cache内部增设流属性寄存器、流地址转换器和流预取单元及相应的连接总线；接着改变编译流程，由流编译器对Cache空间进行预分配，流属性寄存器、流地址转换器和流预取单元相互配合，根据预分配的结果对数据流进行实时管理。本发明通过改进Cache体系结构和整个管理流程，使得软、硬件均参与Cache管理，将普通Cache和SRF的管理有机结合，能减少Cache的失效率，提高Cache空间利用率，同时保持Cache对数据的随机访问和失效替换功能。

公开(公告)号：CN1885283A

公开(公告)日：2006-12-27

申请号：CN200610031763.8

申请日：2006-06-05

申请人： 中国人民解放军国防科学技术大学

发明人： 文梅 ,  伍楠 ,  张春元 ,  任巨 ,  何义 ,  荀长庆 ,  杨乾明 ,  管茂林

IPC分类号： G06F15/76 ,  G06F15/16

摘要： 本发明公开了一种流处理器中降低数据访问延迟的方法，要解决的技术问题是降低流处理器的数据访问延迟。技术方案是改进流处理器的第一级存储层次，将标量DRAM和流DRAM合并为由标量处理器和流处理器共享的片外共享存储器，并采用新的方法来完成数据流在片外共享DRAM与流寄存器文件SRF之间的传输，且采用同步机制解决RAW相关。标量处理器和流处理器要访问片外数据时，都直接向总线发送请求，获得总线使用权后，将访存地址传送给DRAM控制器，DRAM控制器访问片外DRAM，获得DRAM中的数据后再将数据返回给标量处理器或流处理器。采用本发明可以有效避免由于流过长或数目太多导致的SRF溢出，从而避免了一次访存请求导致的数据多次在存储空间的转移，降低了数据访问延迟。

公开(公告)号：CN1258716C

公开(公告)日：2006-06-07

申请号：CN200310110565.7

申请日：2003-11-26

申请人： 中国人民解放军国防科学技术大学

发明人： 张春元 ,  鲁建壮 ,  王志英 ,  戴葵 ,  沈立 ,  伍楠 ,  李礼 ,  赵学秘 ,  岳虹

IPC分类号： G06F12/08

摘要： 本发明公开了一种片内多处理器局部cache一致性的双环监听方法，目的在于对现有片内多处理器间局部cache一致性方案进行改进，解决访问结点个数受限和局部cache一致性造成的访问冲突等问题。技术方案是其总体结构除含有多个CPU、cache、MIU外，还含有转发总线和双环结构，且cache分为一级指令cache、一级数据cache、二级cache，同时增加专门的逻辑控制电路扩展一级cache控制器的功能，使其通过双环结构发布所属处理节点对于数据的访问信息，获取和传播其它节点对于数据的访问情况，且借助转发总线完成cache一致性维护，并对一级数据cache标志位进行了扩展。本发明充分利用了芯片内部潜在的通信能力，使访问的冲突明显降低，通过较少的硬件开销解决了局部cache一致性问题。

公开(公告)号：CN103220230B

公开(公告)日：2015-10-28

申请号：CN201310176871.4

申请日：2013-05-14

申请人： 中国人民解放军国防科学技术大学

发明人： 徐炜遐 ,  肖灿文 ,  王永庆 ,  刘路 ,  张鹤颖 ,  沈胜宇 ,  张磊 ,  戴艺 ,  伍楠 ,  曹继军 ,  高蕾

IPC分类号： H04L12/861 ,  H04L12/741

摘要： 本发明公开了一种支持报文交叉存储的动态共享缓冲方法，其实施步骤如下：1）预先建立缓冲区和寄存器组；2）判断新报文切片的类型，根据类型分配缓冲地址、分配或更新寄存器组，修改缓冲区中前一个报文切片的下级切片地址指针，将新报文切片写入缓冲地址；如果寄存器组非空，则执行下一步；3）从缓冲区选择当前报文切片并判断其类型，根据当前报文切片的类型与下一级节点进行通讯来实现对当前报文切片的流控，如果当前报文切片符合流控条件则执行下一步；4）对当前报文切片进行仲裁，仲裁成功则将当前报文切片流出并更新对应寄存器项，仲裁不成功则返回步骤3）。本发明具有数据传输性能好、资源利用率高、通用性好的优点。

公开(公告)号：CN103220230A

公开(公告)日：2013-07-24

申请号：CN201310176871.4

申请日：2013-05-14

申请人： 中国人民解放军国防科学技术大学

发明人： 徐炜遐 ,  肖灿文 ,  王永庆 ,  刘路 ,  张鹤颖 ,  沈胜宇 ,  张磊 ,  戴艺 ,  伍楠 ,  曹继军 ,  高蕾

IPC分类号： H04L12/861 ,  H04L12/741

摘要： 本发明公开了一种支持报文交叉存储的动态共享缓冲方法，其实施步骤如下：1）预先建立缓冲区和寄存器组；2）判断新报文切片的类型，根据类型分配缓冲地址、分配或更新寄存器组，修改缓冲区中前一个报文切片的下级切片地址指针，将新报文切片写入缓冲地址；如果寄存器组非空，则执行下一步；3）从缓冲区选择当前报文切片并判断其类型，根据当前报文切片的类型与下一级节点进行通讯来实现对当前报文切片的流控，如果当前报文切片符合流控条件则执行下一步；4）对当前报文切片进行仲裁，仲裁成功则将当前报文切片流出并更新对应寄存器项，仲裁不成功则返回步骤3）。本发明具有数据传输性能好、资源利用率高、通用性好的优点。

公开(公告)号：CN103164314A

公开(公告)日：2013-06-19

申请号：CN201310057124.9

申请日：2013-02-22

申请人： 中国人民解放军国防科学技术大学

发明人： 肖立权 ,  张磊 ,  王克非 ,  刘路 ,  沈胜宇 ,  王学慧 ,  张鹤颖 ,  肖灿文 ,  王永庆 ,  伍楠 ,  戴艺 ,  曹继军 ,  高蕾

IPC分类号： G06F11/267

摘要： 本发明公开了一种基于异步物理层接口的PCIe接口芯片硬件验证方法，其实施步骤如下：1)构建具有标准PCI Express接口的FPGA硬件平台；2)在待验证的PCI Express接口芯片ASIC代码中的PCI Express软核与物理层之间插入用于匹配频率差的异步物理层接口；3)将待验证的PCI Express接口芯片ASIC代码迁移到FPGA硬件平台综合实现，并根据PCIExpress接口芯片被综合的最高频率设置降频PIPE接口的工作频率；4)使用测试程序通过FPGA硬件平台对PCI Express接口芯片的PCI Express软核和用户逻辑进行功能测试。本发明能够实现PCI Express接口芯片的降频硬件验证，具有兼容现有测试代码、实现简单方便、通用性好、资源占用率低的优点。

公开(公告)号：CN101021830A

公开(公告)日：2007-08-22

申请号：CN200710034642.3

申请日：2007-03-29

申请人： 中国人民解放军国防科学技术大学

发明人： 任巨 ,  文梅 ,  伍楠 ,  张春元 ,  何义 ,  杨乾明 ,  荀长庆 ,  管茂林

IPC分类号： G06F15/76

摘要： 本发明公开了一种流处理器中多核扩展的方法，要解决的技术问题是提供一种适用于流处理器的多核扩展方法，既减小扩展开销，又不增加VLIW编译器调度的难度，提高执行效率。技术方案是首先改进流处理核的逻辑结构，然后在多核流处理器中设置一个可编程专用数据通道作为核间的流数据传输通道，并在流控制器中增加一个通道信息寄存器文件缓存流传输的信息。本发明通过改进流处理核的逻辑结构，使在单片流处理器中能够设置多个流处理核，采用本发明后功耗资源仅随核的数量呈线性增长，可编程专用数据通道增加了可扩展性，且硬件开销小，传输效率高。

公开(公告)号：CN103150278A

公开(公告)日：2013-06-12

申请号：CN201310069161.1

申请日：2013-03-05

申请人： 中国人民解放军国防科学技术大学

发明人： 徐炜遐 ,  刘路 ,  王永庆 ,  沈胜宇 ,  曹继军 ,  张鹤颖 ,  张磊 ,  肖灿文 ,  庞征斌 ,  王克非 ,  伍楠 ,  戴艺 ,  高蕾

IPC分类号： G06F13/28 ,  H04L12/863

摘要： 本发明公开了一种基于PIO和DMA混合的网络接口卡描述符提交方法，实施步骤如下：1）在网络接口卡中建立硬件发送队列，在主存建立主存发送队列；2）初始化描述符；3）用户进程以PIO方式直接访问网络接口卡将描述符写入硬件发送队列，或者将描述符提交主存发送队列，而把门铃数据写入硬件发送队列；网络接口卡顺序处理硬件发送队列的数据时，判断当前数据类型，如果是描述符，根据长度域的值从硬件发送队列读回处理；如果是门铃数据，就启动DMA从主存发送队列中取回再进行处理，并且网络接口卡执行DMA读下一个描述符的过程与处理当前描述符的过程重叠进行。本发明具有消息启动延迟小、发送队列容量大、数据处理简单高效的优点。