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公开(公告)号：CN112420819A
公开(公告)日：2021-02-26
申请号：CN202010830288.0
申请日：2020-08-18
Applicant: 三菱电机株式会社
IPC: H01L29/417 , H01L23/00 , H01L29/45 , H01L23/488
Abstract: 本公开涉及半导体装置，其目的在于得到能够抑制由镀敷导致的对半导体基板的损伤并实现高可靠性的半导体装置。本公开涉及的半导体装置具有：半导体基板；下部电极，其设置于该半导体基板之上；绝缘膜，其设置于该半导体基板之上，将该下部电极包围；以及镀敷电极，其设置于该下部电极之上，该镀敷电极在上表面具有凸部，该凸部具有：第1部分，其在与该半导体基板的上表面平行的第1方向延伸；以及第2部分，其在与该半导体基板的该上表面平行且与该第1方向交叉的第2方向延伸，该镀敷电极比该绝缘膜薄。
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公开(公告)号：CN110178202A
公开(公告)日：2019-08-27
申请号：CN201780082643.7
申请日：2017-01-13
Applicant: 三菱电机株式会社
IPC: H01L21/288
Abstract: 半导体衬底(1)具有彼此相对的表面以及背面。栅极配线(2)以及第1及第2表面电极(3、4)形成于半导体衬底(1)的表面。第1及第2表面电极(3、4)通过栅极配线(2)而彼此分割开。绝缘膜(7)覆盖栅极配线(2)。电极层(8)跨过栅极配线(2)而形成于绝缘膜(7)以及第1及第2表面电极(3、4)之上。背面电极(9)形成于半导体衬底(1)的背面。第1镀敷电极(10)形成于电极层(8)之上。第2镀敷电极(11)形成于背面电极(9)之上。
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公开(公告)号：CN110060926A
公开(公告)日：2019-07-26
申请号：CN201910031363.4
申请日：2019-01-14
Applicant: 三菱电机株式会社
IPC: H01L21/285
Abstract: 本发明的目的在于提供一种半导体装置的制造方法，该半导体装置的制造方法能够兼顾热应力环境下的半导体装置的可靠性以及制造工序中的组装性的提高。在半导体装置的制造方法中，在半导体基板的一个主面，通过将第1导电膜堆积、图案化，从而形成第1电极，在第1电极之上，形成与第1电极所具有的图案对应的第1金属膜，在半导体基板的另一个主面，通过将第2导电膜堆积，从而形成第2电极，在第2电极之上，形成比第1金属膜薄的第2金属膜，分别在第1金属膜之上以及第2金属膜之上通过非电解镀而一起形成第3金属膜。
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公开(公告)号：CN113314603B
公开(公告)日：2024-07-23
申请号：CN202110194137.5
申请日：2021-02-20
Applicant: 三菱电机株式会社
IPC: H01L29/423 , H01L29/739 , H01L27/06
Abstract: 本发明提供一种半导体装置。对电场在多个第1沟槽栅极和多个第2沟槽栅极各自的端部集中，在沟槽内设置的绝缘膜劣化进行抑制，该多个第1沟槽栅极与多个第2沟槽栅极在沟槽栅极的延伸方向上邻接且分别以不同的间距设置。具有：多个第1二极管沟槽栅极(21)，其沿第1主面从单元区域的一端侧向相对的单元区域的另一端侧延伸且以第1间距(W1)相互邻接设置；边界沟槽栅极(23)，其与第1二极管沟槽栅极(21)的端部(21c)连接且在与第1二极管沟槽栅极(21)的延伸方向交叉的方向上延伸；以及第2二极管沟槽栅极(22)，其具有与边界沟槽栅极(23)连接的端部(22c)，该第2二极管沟槽栅极向单元区域的另一端侧延伸。
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公开(公告)号：CN116798864A
公开(公告)日：2023-09-22
申请号：CN202310822279.0
申请日：2019-01-14
Applicant: 三菱电机株式会社
IPC: H01L21/285 , H01L23/48 , H01L23/488 , H01L21/60 , H01L21/288 , C23C18/16 , C23C18/31 , C23C18/32 , H01L21/336 , H01L29/417 , H01L29/739 , H01L21/331 , H01L29/78
Abstract: 本发明的目的在于提供一种半导体装置的制造方法，该半导体装置的制造方法能够兼顾热应力环境下的半导体装置的可靠性以及制造工序中的组装性的提高。在半导体装置的制造方法中，在半导体基板的一个主面，通过将第1导电膜堆积、图案化，从而形成第1电极，在第1电极之上，形成与第1电极所具有的图案对应的第1金属膜，在半导体基板的另一个主面，通过将第2导电膜堆积，从而形成第2电极，在第2电极之上，形成比第1金属膜薄的第2金属膜，分别在第1金属膜之上以及第2金属膜之上通过非电解镀而一起形成第3金属膜。
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Patent Agency Ranking
公开(公告)号：CN110060926B
公开(公告)日：2023-06-13
申请号：CN201910031363.4
申请日：2019-01-14
Applicant: 三菱电机株式会社
IPC: H01L21/285
Abstract: 本发明的目的在于提供一种半导体装置的制造方法，该半导体装置的制造方法能够兼顾热应力环境下的半导体装置的可靠性以及制造工序中的组装性的提高。在半导体装置的制造方法中，在半导体基板的一个主面，通过将第1导电膜堆积、图案化，从而形成第1电极，在第1电极之上，形成与第1电极所具有的图案对应的第1金属膜，在半导体基板的另一个主面，通过将第2导电膜堆积，从而形成第2电极，在第2电极之上，形成比第1金属膜薄的第2金属膜，分别在第1金属膜之上以及第2金属膜之上通过非电解镀而一起形成第3金属膜。
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公开(公告)号：CN114068695A
公开(公告)日：2022-02-18
申请号：CN202110836558.3
申请日：2021-07-23
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/861 , H01L29/06
Abstract: 本发明提供减少元件损坏的半导体装置。半导体装置包含半导体基板、晶体管区域、二极管区域、边界沟槽栅极以及载流子控制区域。边界沟槽栅极设置于晶体管区域与二极管区域之间的边界部。载流子控制区域被作为半导体基板的表层而设置于比位于边界沟槽栅极与沟槽栅极之间的源极层更靠近边界沟槽栅极处。该载流子控制区域所包含的第1导电型的杂质浓度比源极层所包含的第1导电型的杂质浓度高，或者，该载流子控制区域所包含的第2导电型的杂质浓度比源极层所包含的第2导电型的杂质浓度低。
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公开(公告)号：CN113451392A
公开(公告)日：2021-09-28
申请号：CN202110297220.5
申请日：2021-03-19
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L27/06
Abstract: 提供提高了恢复动作时的破坏耐量的半导体装置。本发明涉及的半导体装置具有：半导体基板，其具有第1主面和第2主面；空穴注入区域，其具有在第1主面侧设置的第2导电型的空穴注入层及在第2主面侧设置的第2导电型的半导体层；二极管区域，其具有在第1主面侧设置的第2导电型的阳极层及在第2主面侧设置的第1导电型的阴极层，在阳极层的第2主面侧端部和第1主面之间没有第1导电型的半导体层；以及在第1主面侧设置的第2导电型的边界部半导体层、在边界部半导体层的表层设置的第1导电型的载流子注入抑制层及在第2主面侧从空穴注入区域伸出地设置的第2导电型的半导体层，它们设置于二极管区域和空穴注入区域之间。
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公开(公告)号：CN113451392B
公开(公告)日：2024-10-18
申请号：CN202110297220.5
申请日：2021-03-19
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L27/06
Abstract: 提供提高了恢复动作时的破坏耐量的半导体装置。本发明涉及的半导体装置具有：半导体基板，其具有第1主面和第2主面；空穴注入区域，其具有在第1主面侧设置的第2导电型的空穴注入层及在第2主面侧设置的第2导电型的半导体层；二极管区域，其具有在第1主面侧设置的第2导电型的阳极层及在第2主面侧设置的第1导电型的阴极层，在阳极层的第2主面侧端部和第1主面之间没有第1导电型的半导体层；以及在第1主面侧设置的第2导电型的边界部半导体层、在边界部半导体层的表层设置的第1导电型的载流子注入抑制层及在第2主面侧从空穴注入区域伸出地设置的第2导电型的半导体层，它们设置于二极管区域和空穴注入区域之间。
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公开(公告)号：CN113745312A
公开(公告)日：2021-12-03
申请号：CN202110559128.1
申请日：2021-05-21
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/861 , H01L29/739 , H01L27/06
Abstract: 提供抑制了恢复动作中的雪崩动作，提高了恢复破坏耐量的RC‑IGBT。半导体装置在共通的半导体基板形成了晶体管和二极管，二极管区域具有：第2导电型的第5半导体层，其设置于半导体基板的第2主面侧；第2导电型的第2半导体层，其设置于第5半导体层之上；第1导电型的第3半导体层，其与第2半导体层相比设置于半导体基板的第1主面侧；第1导电型的第6半导体层，其设置于第3半导体层之上；第2电极，其与第6半导体层电连接；第1电极，其与第5半导体层电连接；以及寿命控制层，其到达比从第1主面侧起的第3半导体层的厚度方向端部和从第2主面侧起的第5半导体层的厚度方向端部之间的第2半导体层的中间位置深的位置，由晶体缺陷层构成。
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