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公开(公告)号：CN118779145A
公开(公告)日：2024-10-15
申请号：CN202311655814.4
申请日：2023-12-05
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：纠错码(ECC)编码器，所述ECC编码器基于奇偶校验矩阵对码字进行编码，并且生成包括信息位和奇偶位的编码码字。所述奇偶校验矩阵被划分成与所述信息位相对应的信息部分和与所述奇偶位相对应的奇偶部分。所述奇偶部分包括：分块矩阵T，所述分块矩阵T包括按双对角结构排列的多个第一子矩阵；分块矩阵B，所述分块矩阵B包括第一子矩阵和第1‑a子矩阵；分块矩阵D，所述分块矩阵D由所述第一子矩阵组成；以及分块矩阵E，所述分块矩阵E包括所述第一子矩阵和掩蔽的第1‑(a+1)子矩阵。所述第一子矩阵处于所述分块矩阵B中的位置先于所述掩蔽的第1‑(a+1)子矩阵处于所述分块矩阵E中的位置。
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公开(公告)号：CN116343893A
公开(公告)日：2023-06-27
申请号：CN202211110168.9
申请日：2022-09-13
Applicant: 三星电子株式会社
Abstract: 公开了纠错码(ECC)解码的方法和执行该方法的存储器系统。在纠错码(ECC)解码的方法中，基于正常读取电压从非易失性存储器装置读取正常读取数据，并且对所述正常读取数据执行第一ECC解码。当第一ECC解码失败时，基于与阈值电压的翻转范围对应的翻转读取电压从非易失性存储器装置读取翻转读取数据。通过对所述正常读取数据的位之中的包括在所述翻转范围中的错误候选位进行反转，基于所述翻转读取数据生成纠正后的读取数据，并且对所述纠正后的读取数据执行第二ECC解码。当基于所述正常读取数据的ECC解码失败时，可通过重试基于所述纠正后的读取数据的ECC解码来增强纠错能力。
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公开(公告)号：CN113821371A
公开(公告)日：2021-12-21
申请号：CN202110312762.5
申请日：2021-03-24
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 公开了一种纠错码解码器和存储器系统。一种纠错码(ECC)解码器包括缓冲器、数据转换器和解码电路。缓冲器存储从连接到同一字线的多个多层单元读取的多个读取页。数据转换器基于状态‑位映射信息和所述多个读取页来调节所述多个读取页的读取位的可靠性参数，以生成与所述多个读取页分别对应的多个ECC输入数据。状态‑位映射信息指示状态与存储在所述多个多层单元中的位之间的映射关系。解码电路基于所述多个ECC输入数据，针对所述多个读取页执行ECC解码操作。通过基于状态‑位映射信息调节读取位的可靠性参数来增大纠错概率。
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公开(公告)号：CN112309473A
公开(公告)日：2021-02-02
申请号：CN202010397606.9
申请日：2020-05-12
Applicant: 三星电子株式会社
Abstract: 提供了一种执行数据的状态整形的存储设备。所述存储设备包括：包括多个页的非易失性存储器件，所述多个页均包括多个存储单元；以及从外部主机设备接收由2m(m是大于1的整数)种状态表示的第一写入数据的控制器。所述控制器在第一操作模式下将所述第一写入数据整形为第二写入数据，所述第二写入数据是由数目小于所述2m种状态的“k”(k是大于2的整数)种状态表示的，对所述第二写入数据执行第一纠错编码以生成由所述“k”种状态表示的第三写入数据，并且将所述第三写入数据发送到所述非易失性存储器件，以写入所述多个页中的选定页。
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公开(公告)号：CN118841058A
公开(公告)日：2024-10-25
申请号：CN202410498768.X
申请日：2024-04-24
Applicant: 三星电子株式会社
Abstract: 一种纠错码(ECC)电路的示例操作方法包括：从存储器件接收码字；基于所述码字和指示消息是否在校验节点与变量节点之间交换的奇偶校验矩阵计算校正子向量；当所述校正子向量不是零向量时，通过以下操作来对所述奇偶校验矩阵的多个列执行顺序解码：在第一操作模式下解码具有第一变量节点阶次的第一列，在第二操作模式下解码具有第二变量节点阶次的第二列，以及在第三操作模式下解码具有第三变量节点阶次的第三列；每当完成对所述多个列的所述顺序解码，计算所述校正子向量；以及迭代地执行所述顺序解码，直到所述校正子向量为零向量。
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Patent Agency Ranking
公开(公告)号：CN112309473B
公开(公告)日：2024-06-28
申请号：CN202010397606.9
申请日：2020-05-12
Applicant: 三星电子株式会社
Abstract: 提供了一种执行数据的状态整形的存储设备。所述存储设备包括：包括多个页的非易失性存储器件，所述多个页均包括多个存储单元；以及从外部主机设备接收由2m(m是大于1的整数)种状态表示的第一写入数据的控制器。所述控制器在第一操作模式下将所述第一写入数据整形为第二写入数据，所述第二写入数据是由数目小于所述2m种状态的“k”(k是大于2的整数)种状态表示的，对所述第二写入数据执行第一纠错编码以生成由所述“k”种状态表示的第三写入数据，并且将所述第三写入数据发送到所述非易失性存储器件，以写入所述多个页中的选定页。
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公开(公告)号：CN109818626B
公开(公告)日：2023-08-29
申请号：CN201811397209.0
申请日：2018-11-22
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 本公开提供了解码低密度奇偶校验码的方法、解码器及存储器系统。一种解码低密度奇偶校验(LDPC)码的方法，包括：将LDPC码的奇偶校验矩阵划分为多个子块。该方法还包括：对于多次解码迭代中的每一个，在解码调度中执行多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于多次解码迭代中的当前解码迭代，基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性，并基于每个目标子块的可靠性来调整解码调度。
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公开(公告)号：CN110795271A
公开(公告)日：2020-02-14
申请号：CN201910583884.0
申请日：2019-07-01
Applicant: 三星电子株式会社
Abstract: 一种纠错电路接收包括用户数据和奇偶校验码的码字，并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据，并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时，处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。
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