公开(公告)号：CN115589725A

公开(公告)日：2023-01-10

申请号：CN202210707659.5

申请日：2022-06-21

Applicant: 三星电子株式会社

Inventor： 金承允 ,  沈在龙 ,  韩智勋

IPC: H10B41/10 ,  H10B41/27 ,  H10B41/41 ,  H10B43/10 ,  H10B43/27 ,  H10B43/40

Abstract: 提供了半导体器件和数据存储系统，所述器件包括：下结构；以及上结构，位于所述下结构上并且包括存储单元阵列，其中，所述下结构包括：半导体衬底；第一有源区和第二有源区，在所述半导体衬底上在第一方向上彼此间隔开，所述第一有源区和所述第二有源区由所述半导体衬底中的隔离绝缘层限定；以及第一栅极图案结构和第二栅极图案结构，在所述半导体衬底上沿所述第一方向延伸以分别与所述第一有源区和所述第二有源区交叉，所述第一栅极图案结构和所述第二栅极图案结构分别具有在所述第一方向上以面对的方式彼此间隔开的第一端部和第二端部，并且在俯视图中，所述第一端部和所述第二端部在相反的方向上远离彼此凹入地弯曲。

公开(公告)号：CN115206987A

公开(公告)日：2022-10-18

申请号：CN202210183698.X

申请日：2022-02-25

Applicant: 三星电子株式会社

Inventor： 郑基容 ,  白在馥 ,  沈在龙 ,  韩智勋

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578

Abstract: 一种三维半导体存储器件，包括：第一衬底；具有外围晶体管的外围电路结构，在第一衬底上；第二衬底，在外围电路结构上；下绝缘层，与第二衬底的侧面接触，所述下绝缘层的顶面具有凹形轮廓；第一堆叠件，在第二衬底上，所述第一堆叠件包括重复交替的第一层间介电层和第一栅电极；以及第一模制结构，在下绝缘层上，所述第一模制结构包括重复交替的第一牺牲层和第二层间介电层，并且第一模制结构的顶面在比第一堆叠件的最顶面低的高度处。

公开(公告)号：CN114497068A

公开(公告)日：2022-05-13

申请号：CN202110973142.6

申请日：2021-08-24

Applicant: 三星电子株式会社

Inventor： 沈在龙 ,  郑基容 ,  吴东植 ,  韩智勋

IPC: H01L27/11573

Abstract: 公开了一种半导体装置。所述半导体装置包括包含第一有源区、第二有源区和隔离区的基底。隔离层图案填充位于基底中的沟槽。第一栅极绝缘层图案和第一栅电极结构形成在第一有源区上。第二栅极绝缘层图案和第二栅电极结构形成在第二有源区上。第一栅电极结构包括第一多晶硅图案、第二多晶硅图案和第一金属图案。第二栅电极结构包括第三多晶硅图案、第四多晶硅图案和第二金属图案。隔离层图案的上表面高于第一多晶硅图案和第三多晶硅图案中的每个的上表面。第一多晶硅图案和第三多晶硅图案中的每个的侧壁接触隔离层图案的侧壁。

公开(公告)号：CN114256264A

公开(公告)日：2022-03-29

申请号：CN202111105198.6

申请日：2021-09-22

Applicant: 三星电子株式会社

Inventor： 郑基容 ,  沈在龙 ,  郑光泳 ,  韩智勳

IPC: H01L27/11556 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  G11C16/04 ,  G11C7/18 ,  G11C8/14

Abstract: 提供了半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括存储器单元区域。存储器单元区域包括：存储器堆叠结构，包括第一堆叠结构和第二堆叠结构；多个沟道结构，垂直地穿透存储器堆叠结构并且连接到第二基底；至少一个第一虚设结构；以及至少一个第二虚设结构。第一虚设结构的至少一部分在竖直方向上不与第二虚设结构叠置。