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公开(公告)号：CN111435663A
公开(公告)日：2020-07-21
申请号：CN202010029757.9
申请日：2020-01-10
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 公开了一种半导体器件包括：栅电极，在与衬底上表面垂直的第一方向上彼此间隔开，并且在与第一方向垂直的第二方向上延伸不同的长度。该器件还包括：第一沟道和第二沟道，穿透栅电极并在第一方向上延伸；水平部分，设置在栅电极的下部中，并且将第一沟道和第二沟道的下部彼此连接；以及源极线，设置在第二沟道的上部中并连接到第二沟道。栅电极包括存储器单元中包括的存储器单元电极、设置在存储器单元电极的下部中的第一接地选择电极、设置在存储器单元电极的上部中的第二接地选择电极、以及设置在存储器单元电极的上部中的串选择电极。
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公开(公告)号：CN106601746A
公开(公告)日：2017-04-26
申请号：CN201610461705.2
申请日：2016-06-23
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8239 , H01L21/8234
Abstract: 提供了一种半导体器件，该半导体器件包括：栅电极，垂直地堆叠在基底上；通道孔，垂直地延伸到基底，通道孔穿过栅电极，通道孔具有通道区域；栅极焊盘，以不同的长度从栅电极延伸；接触塞，连接到栅极焊盘，栅极焊盘的至少一部分具有厚度比连接到栅极焊盘的所述至少一部分的栅电极的厚度小的区域。
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公开(公告)号：CN111370417B
公开(公告)日：2024-07-19
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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公开(公告)号：CN117715422A
公开(公告)日：2024-03-15
申请号：CN202310677378.4
申请日：2023-06-08
Applicant: 三星电子株式会社
Abstract: 提供了三维半导体存储器装置及包括其的电子系统。所述三维半导体存储器装置包括：栅极堆叠结构，包括绝缘层、下选择线和字线，字线包括与下选择线相邻的第一字线和位于第一字线上的第二字线；存储器沟道结构，穿透栅极堆叠结构；多个第一接触插塞，电连接到第一字线；多个第二接触插塞，电连接到第二字线；第一导电线，连接到所述多个第一接触插塞；以及第二导电线，连接到所述多个第二接触插塞中的一个第二接触插塞。
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公开(公告)号：CN115224040A
公开(公告)日：2022-10-21
申请号：CN202210411474.X
申请日：2022-04-19
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L27/108
Abstract: 提供了一种半导体装置和一种电子系统。半导体装置包括：衬底；第一堆叠结构，其位于衬底上并且包括多个第一栅电极；第二堆叠结构，其位于第一堆叠结构上并且包括多个第二栅电极；沟道孔，其包括延伸穿过第一堆叠结构的下部的第一下沟道孔、连接到第一下沟道孔的第一上沟道孔、以及连接到第一上沟道孔的第二沟道孔；以及沟道孔中的沟道结构。第一下沟道孔的侧壁具有相对于第一方向的第一倾斜度，第一上沟道孔的侧壁具有相对于第一方向的第二倾斜度，第二沟道孔的侧壁具有相对于第一方向的第三倾斜度。
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Patent Agency Ranking
公开(公告)号：CN106571368B
公开(公告)日：2022-01-25
申请号：CN201610883987.5
申请日：2016-10-10
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 提供了一种半导体装置。所述半导体装置包括：堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；下半导体图案，从基底沿竖直方向突出到堆叠件中；下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；沟道结构，竖直地贯穿堆叠件并连接到下半导体图案；以及绝缘填隙图案，在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。
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公开(公告)号：CN113224075A
公开(公告)日：2021-08-06
申请号：CN202110080779.2
申请日：2021-01-21
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11578 , H01L27/11582 , H01L27/11517 , H01L27/11521 , H01L27/11556
Abstract: 公开了一种三维半导体存储器装置及其制造方法。该三维半导体存储器装置包括具有单元和连接区的衬底。电极结构设置在衬底上，电极结构在连接区上具有台阶结构。第一竖直沟道结构和第一伪结构分别至少部分地穿透单元区和连接区上的电极结构。第一竖直沟道结构和第一伪结构的扩展部分的底部分别位于第一水平高度处和第二水平高度处。第二水平高度高于第一水平高度。
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公开(公告)号：CN111370417A
公开(公告)日：2020-07-03
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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公开(公告)号：CN106601746B
公开(公告)日：2020-03-17
申请号：CN201610461705.2
申请日：2016-06-23
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11568
Abstract: 提供了一种半导体器件，该半导体器件包括：栅电极，垂直地堆叠在基底上；通道孔，垂直地延伸到基底，通道孔穿过栅电极，通道孔具有通道区域；栅极焊盘，以不同的长度从栅电极延伸；接触塞，连接到栅极焊盘，栅极焊盘的至少一部分具有厚度比连接到栅极焊盘的所述至少一部分的栅电极的厚度小的区域。
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公开(公告)号：CN110556384A
公开(公告)日：2019-12-10
申请号：CN201910454994.7
申请日：2019-05-29
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种三维半导体存储器装置，该三维半导体存储器装置包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。
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