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公开(公告)号：CN107084934A
公开(公告)日：2017-08-22
申请号：CN201710462114.1
申请日：2017-06-16
Applicant: 哈尔滨工业大学
IPC: G01N21/31
Abstract: 一种原位测定饮用水生物活性炭TTC‑脱氢酶活性的方法，涉及一种测定饮用水生物活性炭TTC‑脱氢酶活性的方法。本发明是为了解决目前间接测定饮用水生物活性炭TTC‑脱氢酶活性的方法中微生物活性在从活性炭滤料转移至溶液的过程中受损，导致在后续的测定中难以检测到其生物活性的技术问题。本发明：一、绘制TF标准曲线；二、样品处理；三、样品培养；四、样品培养；五、终止酶反应；六、比色分析；七、计算TTC‑脱氢酶活性。发明优点：本发明的更容易检测到活性炭的TTC‑脱氢酶活性，可以检测生物量为4.5×104CFU/g活性炭；本发明方法省略了对活性炭样品预处理的步骤，操作工序更为简便。
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公开(公告)号：CN104486222B
公开(公告)日：2017-06-23
申请号：CN201410766047.9
申请日：2014-12-12
Applicant: 哈尔滨工业大学
IPC: H04L12/727
Abstract: 基于蚁群优化算法的小时延缺陷测试关键路径选择方法，涉及一种小时延缺陷的测试路径选择方法。它为了解决现有基于贪婪算法对小时延缺陷的测试通路选择方法时间长、速度慢的问题。本发明所述的基于蚁群优化算法的小时延缺陷测试关键路径选择方法，首先对测试电路读入分析电路节点连接信息时的算法及存储数据的格式；然后对所要测试电路在读取连接信息的基础上转换为有向无环路图的形式；最后使用蚁群优化算法求解电路网络中的最长通路作为小时延缺陷的关键路径。在保证较高的正确率的前提下，加快了运行速度，以提高路径选择方法在实际应用的实用性。适用于小时延缺陷的测试路径的选择。
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公开(公告)号：CN103365976B
公开(公告)日：2016-06-15
申请号：CN201310268650.X
申请日：2013-06-28
Applicant: 哈尔滨工业大学
Abstract: 使用Perl语言对电路XDL级网表描述进行面向应用的测试修改方法及测试方法，涉及一种对电路XDL级网表描述进行面向应用的测试修改方法及测试方法。它是为了解决现有对电路XDL级网表描述进行面向应用的测试修改的正确性和有效性差的问题。本发明使用Xilinx提供的XDL工具将NCD文件转换为XDL文件，然后使用适用于文本处理的Perl语言修改XDL文件，最后通过XDL工具将修改后的XDL文件转成NCD文件，获得最后的配置文件，完成对电路XDL级网表描述进行面向应用的测试修改。本发明适用于对电路XDL级网表描述进行面向应用的测试修改及测试。
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公开(公告)号：CN103390205B
公开(公告)日：2016-03-16
申请号：CN201310329418.2
申请日：2013-07-31
Applicant: 哈尔滨工业大学
IPC: G06F11/22 , G01R31/3185 , G01R31/28
Abstract: 功耗约束下基于软核的三维SoC测试调度方法，属于三维SoC测试调度技术领域。本发明解决了在三维SoC中同时包含粗粒度、细粒度IP核的情况下，无法对三维SoC的测试时间进行优化的问题。具体过程为：基于软核的三维SoC包括粗粒度IP核和细粒度IP核，建立三维SoC测试调度的数学模型其中xij表示一个二进制变量，若IP核i和IP核j并行测试，则有xij=1，否则xij=0，tj为IP核j的测试时间，|M|表示一个SoC中的IP核总数，表示并行测试的各IP核测试时间的最大值，yi表示一个二进制变量，设IP核的标号j
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公开(公告)号：CN102768337B
公开(公告)日：2014-11-19
申请号：CN201210278975.1
申请日：2012-08-07
Applicant: 哈尔滨工业大学
IPC: G01R31/3185
Abstract: 基于平均值浮动量的三维IP核的测试封装扫描链平衡方法，属于SoC测试领域，本发明为解决现有三维IP核的测试封装扫描链平衡过程中，存在解空间过大、寻优困难，且时间长的问题。本发明所述三维IP核共有m层结构，n条扫描链，该方法包括：一、按照平均值浮动量的初始化方法来获取平均值浮动量α；二、采用基本方法进行测试封装扫描链平衡，判断是否得到优化解，得到优化解，执行五，没得到优化解，执行三；三、采用改进方法进行测试封装扫描链平衡，判断是否得到优化解，得到优化解，执行五，没得到优化解，执行四；四、平均值浮动量α的值加1，返回执行二；五、根据优化解计算所使用TSV数量，完成三维IP核的测试封装扫描链平衡。
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Patent Agency Ranking
公开(公告)号：CN102495346B
公开(公告)日：2014-04-23
申请号：CN201110387760.9
申请日：2011-11-29
Applicant: 哈尔滨工业大学
IPC: G01R31/28
Abstract: 具有普遍适用性的集成电路芯片测试输出引脚优化方法，它涉及系统级芯片测试输出引脚优化方法。它为解决现有集成电路芯片测试方法未考虑被测试电路对测试电路结构产生的影响，进而造成测试电路结构复杂，测试电路硬件成本高的问题而提出。所述方法由如下几步骤实现：一：取两个相同的基准电路，并在其中一个注入故障，二：对两个基准电路施加相同的测试激励，三：观察测试响应并分别保存响应数据；四：对得到的测试响应数据进行分析；五：根据已知故障覆盖率的要求对输出引脚进行优化。本发明具有测试电路结构简单，硬件成本低的优点。本发明所述方法可广泛适用于各种组合电路并且通过改进也可以对时序电路进行输出引脚优化。
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公开(公告)号：CN103699422A
公开(公告)日：2014-04-02
申请号：CN201310726411.4
申请日：2013-12-25
Applicant: 哈尔滨工业大学
IPC: G06F9/45
Abstract: 使用Perl语言对电路Verilog网表描述进行可测性设计的系统及方法，涉及集成电路可测性设计技术领域。本发明的目的是为可测性设计人员提供便捷的实现过程，提高电路可测性设计的效率和正确性，增加电路的可测性和可靠性，同时降低电路的测试成本。Verilog网表解析模块完成对待进行可测性设计的电路网表的解析过程，获得必要的信息；电路层次展开模块完成对使用自顶向下方式设计的电路的展开过程，使电路网表以底层元件的方式直接描述；触发器替换模块完成不可测触发器的替换过程，使其成为具有可测性的触发器；扫描链连接模块完成扫描链的连接；测试封装模块完成对最后的测试封装。本发明完全适于集成电路的可测性设计。
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公开(公告)号：CN103389456A
公开(公告)日：2013-11-13
申请号：CN201310329419.7
申请日：2013-07-31
Applicant: 哈尔滨工业大学
IPC: G01R31/3185
Abstract: 功耗约束下基于硬核的三维SoC测试调度方法，属于三维SoC测试调度技术领域。本发明解决了在三维SoC中同时包含粗粒度、细粒度IP核的情况下，无法对三维SoC的测试时间进行优化的问题。具体过程为：基于硬核的三维SoC包括粗粒度IP核和细粒度IP核，建立三维SoC测试调度的数学模型其中xij表示一个二进制变量，若IP核i和IP核j并行测试，则有xij=1，否则xij=0，tj为IP核j的测试时间，|M|表示一个SoC中的IP核总数，表示并行测试的各IP核测试时间的最大值，yi表示一个二进制变量，设IP核的标号j
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公开(公告)号：CN102353894B
公开(公告)日：2013-08-14
申请号：CN201110248480.X
申请日：2011-08-26
Applicant: 哈尔滨工业大学
IPC: G01R31/3185
Abstract: 基于参考向量和位掩码的SOC的测试方法，涉及SOC的测试方法，解决了现有测试方法在对IP核进行检测时，存在压缩率较低的问题，它包括步骤一：把电路对应的测试数据进行压缩；步骤二：将压缩后的数据传输并存储在ATE上；步骤三：通过芯片上的解压结构对压缩数据解压缩，还原成测试数据；步骤四：用测试数据对IP核进行测试。本发明方法的压缩效率高，高于同类的20％以上，没有增加额外的硬件冗余。用于基于可复用IP核设计的SOC的测试。
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公开(公告)号：CN102768337A
公开(公告)日：2012-11-07
申请号：CN201210278975.1
申请日：2012-08-07
Applicant: 哈尔滨工业大学
IPC: G01R31/3185
Abstract: 基于平均值浮动量的三维IP核的测试封装扫描链平衡方法，属于SoC测试领域，本发明为解决现有三维IP核的测试封装扫描链平衡过程中，存在解空间过大、寻优困难，且时间长的问题。本发明所述三维IP核共有m层结构，n条扫描链，该方法包括：一、按照平均值浮动量的初始化方法来获取平均值浮动量α；二、采用基本方法进行测试封装扫描链平衡，判断是否得到优化解，得到优化解，执行五，没得到优化解，执行三；三、采用改进方法进行测试封装扫描链平衡，判断是否得到优化解，得到优化解，执行五，没得到优化解，执行四；四、平均值浮动量α的值加1，返回执行二；五、根据优化解计算所使用TSV数量，完成三维IP核的测试封装扫描链平衡。
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