公开(公告)号：CN115312098B

公开(公告)日：2023-04-25

申请号：CN202210803713.6

申请日：2022-07-07

Applicant: 北京超弦存储器研究院

Inventor： 朱正勇 ,  康卜文 ,  戴瑾 ,  赵超

IPC: G11C16/02 ,  G11C16/10 ,  G11C16/26 ,  H10B41/35

Abstract: 本公开公开了一种存储单元、NAND串、存储单元阵列和数据存取方法，该存储单元包括第一晶体管和第二晶体管；所述第一晶体管包括第一极、第二极、以及两个独立的栅极：第一栅极和第二栅极；所述第二晶体管包括第一极、第二极和栅极；所述第一晶体管的第一栅极作为第一字线连接端；所述第二晶体管的栅极作为第二字线连接端；所述第一晶体管的第二栅极与所述第二晶体管的第一极连接。相较于现有技术的NAND型存储器，包含该存储单元和/或NAND串和/或存储单元阵列的NAND型存储器具有更快的写入及刷新速度。

公开(公告)号：CN115996570A

公开(公告)日：2023-04-21

申请号：CN202310298824.0

申请日：2023-03-24

Applicant: 北京超弦存储器研究院

Inventor： 艾学正 ,  王祥升 ,  王桂磊 ,  赵超 ,  戴瑾 ,  桂文华

IPC: H10B12/00

Abstract: 本申请实施例公开了一种存储器、存储器的制作方法及电子设备，属于半导体技术领域。该存储器包括：一层或多层沿垂直于衬底方向堆叠的存储单元阵列；多条贯穿一层或多层存储单元阵列的字线；每个存储单元包括：环绕字线的侧壁且在侧壁延伸的半导体层；多条位线，每条位线与一层存储单元阵列中的一列存储单元的各半导体层连接。其中，位线由不同的分支线构成，且每个存储单元的半导体层分别与相邻两个第一分支线连接、与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。

公开(公告)号：CN115988875A

公开(公告)日：2023-04-18

申请号：CN202310118760.1

申请日：2023-01-30

Applicant: 北京超弦存储器研究院

Inventor： 艾学正 ,  王祥升 ,  王桂磊 ,  戴瑾 ,  赵超 ,  桂文华

IPC: H10B12/00

Abstract: 一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；其中，晶体管包括环绕字线侧壁的半导体层，设置在字线的侧壁和半导体层之间的栅极绝缘层；所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；每个所述保护层分别环绕并覆盖对应的半导体层的外侧壁，相邻两个保护层之间断开。本实施例提供的3D堆叠的半导体器件，半导体层间隔设置，可以消除寄生晶体管，另外，通过设置保护层，在制备3D堆叠的半导体器件时，可以避免半导体层损坏，提高器件沟道材料的可靠性和稳定性。

公开(公告)号：CN115274671A

公开(公告)日：2022-11-01

申请号：CN202210804361.6

申请日：2022-07-07

Applicant: 北京超弦存储器研究院

Inventor： 朱正勇 ,  康卜文 ,  赵超

IPC: H01L27/108 ,  H01L21/8242 ,  G11C5/02 ,  G11C5/06

Abstract: 本申请实施例公开了一种存储单元和存储阵列的存储结构及其工艺方法，该存储单元包括设置为读晶体管的第一晶体管以及设置为写晶体管的第二晶体管；第一晶体管包含第一栅极和第二栅极，第一晶体管和第二晶体管通过第二栅极相连；该存储结构包括：第一晶体管的结构以及第二晶体管的结构；其中，所述第一晶体管的结构和所述第二晶体管的结构上下堆叠；所述第二栅极设置为连接所述第二晶体管的结构和所述第一晶体管的结构。该实施例方案通过将写晶体管设置于读晶体管顶部，使得两个晶体管仅占用一个晶体管的面积，减小了占用面积，为该存储结构的产品化提供了技术基础。

公开(公告)号：CN115171750A

公开(公告)日：2022-10-11

申请号：CN202210804195.X

申请日：2022-07-07

Applicant: 北京超弦存储器研究院

Inventor： 朱正勇 ,  康卜文 ,  巫谢帅 ,  赵超

IPC: G11C11/408 ,  G11C11/401 ,  G11C11/4074

Abstract: 本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路与读字线和读位线连接；在预处理阶段，将第一电压传输至读位线；以及控制电路被配置为在预处理阶段，将第一电压传输至读字线；在读取感应阶段，将第二电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。

公开(公告)号：CN119922905A

公开(公告)日：2025-05-02

申请号：CN202311436524.0

申请日：2023-10-31

Applicant: 北京超弦存储器研究院

Inventor： 朱正勇 ,  康卜文 ,  赵超

IPC: H10B12/00

Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括多个堆叠的晶体管，贯穿所述不同层的第一通孔和第二通孔，设置在所述第一通孔内沿着垂直衬底方向延伸且贯穿不同层的半导体层和背栅电极，所述半导体层包括多个间隔设置的第一半导体子层和位于相邻的第一半导体子层之间的第二半导体子层；字线，设置在所述第二通孔内且贯穿所述不同层沿着垂直衬底方向延伸，字线与所述第一半导体子层沿平行于所述衬底方向的距离小于字线与所述第二半导体子层沿平行于衬底方向的距离。本公开实施例提供的方案，通过为寄生晶体管设置栅电极，通过栅电极关断寄生晶体管，从而无需刻蚀去除寄生半导体层，可以避免影响晶体管，提高器件性能。

公开(公告)号：CN119855132A

公开(公告)日：2025-04-18

申请号：CN202311348289.1

申请日：2023-10-17

Applicant: 北京超弦存储器研究院

Inventor： 刘晓萌 ,  艾学正 ,  王祥升 ,  王桂磊 ,  赵超

IPC: H10B12/00

Abstract: 本申请实施例提供了一种存储器件及其制作方法、电子设备。该存储器件的制作方法包括：提供一衬底，一侧凹槽的侧壁垂直于底壁；接着，依次交替形成第一绝缘层和牺牲层，牺牲层具有平行于底壁的第一牺牲部和平行于侧壁的第二牺牲部；接着，将位于存储区、连接区和阶梯区以外区域的所有牺牲层和所有第一绝缘层均去除；接着，形成第二绝缘层以填充凹槽的位于阶梯区朝向存储区一侧的部分；接着，去除剩余的所有牺牲层以形成多个空槽；接着，形成与多个空槽一一对应的多个导电层，使各导电层填充对应的空槽，各导电层均具有平行于底壁的阶梯部，多个阶梯部形成阶梯。本申请实施例可通过更简单的工艺来制作阶梯结构，工艺难度与制作成本低。

公开(公告)号：CN119465087A

公开(公告)日：2025-02-18

申请号：CN202311007295.0

申请日：2023-08-10

Applicant: 北京超弦存储器研究院

Inventor： 王桂磊 ,  马雪丽 ,  项金娟 ,  赵超

IPC: C23C16/455 ,  C23C16/54 ,  C23C16/02 ,  C23C16/40 ,  H01L21/477 ,  H01L21/67

Abstract: 本申请实施例提供了一种半导体设备和半导体器件的制造方法。该半导体设备包括至少一个真空处理腔室和至少一个真空传输腔室，各真空处理腔室均与真空传输腔室连接；真空传输腔室用于传送晶圆。至少一个真空处理腔室包括第一真空处理腔室，第一真空处理腔室用于在真空环境下对晶圆上的半导体结构的第一结构进行退火处理；半导体结构还包括设置于第一结构一侧的氧化物半导体层。本申请实施例在制造氧化物半导体层之前，在第一真空处理腔室内对第一结构进行退火处理，能够降低第一结构的内部及表面附着的氢离子和氢氧根离子的含量，有利于提升后续制造的氧化物半导体层的稳定性。

公开(公告)号：CN119384039A

公开(公告)日：2025-01-28

申请号：CN202310912093.4

申请日：2023-07-24

Applicant: 北京超弦存储器研究院

Inventor： 宋艳鹏 ,  王祥升 ,  王海玲 ,  刘晓萌 ,  王桂磊 ,  赵超

IPC: H10D84/85 ,  H10D64/27 ,  H10D84/03 ,  H10B12/00

Abstract: 本申请提供了一种互补场效应晶体管及其制造方法、存储器件、电子设备。本申请的互补场效应晶体管包括堆叠分布的N型场效应晶体管和P型场效应晶体管以及位于N型场效应晶体管与P型场效应晶体管之间且水平延伸的第一隔离层；N型和P型场效应晶体管共用一个沿垂直方向延伸的共用栅极；N型场效应晶体管包括环绕共用栅极的第一沟道层以及环绕共用栅极且与第一沟道层相连的第一源极和第一漏极；P型场效应晶体管包括环绕共用栅极的第二沟道层以及环绕共用栅极且与第二沟道层相连的第二源极和第二漏极，第一隔离层包括氧化硅隔离层或至少2组pn结隔离层，每组pn结隔离层包括1层N型掺杂层和1层P型掺杂层。本申请的器件架构能够有效抑制电流的泄漏。

公开(公告)号：CN119364771A

公开(公告)日：2025-01-24

申请号：CN202310914669.0

申请日：2023-07-24

Applicant: 北京超弦存储器研究院

Inventor： 马雪丽 ,  项金娟 ,  王桂磊 ,  赵超

IPC: H10B51/30 ,  H10B12/00

Abstract: 本申请实施例提供了一种半导体器件及其制作方法、电子设备。该半导体器件包括：衬底、介质层、第一导电层、第二导电层、第一隔离层和/或第二隔离层，介质层的材料包括氧原子和第一金属原子；第一隔离层的材料包括氧原子和第二金属原子，第二金属原子与氧原子间的键能小于第一金属原子与氧原子间的键能；第二隔离层的材料包括氧原子和第三金属原子，第三金属原子与氧原子间的键能小于第一金属原子与氧原子间的键能。本申请实施例的隔离层由金属氧化物材料形成，既可以隔离导电层和介质层同时还可以为介质层提供氧，有助于降低介质层中氧空位量，从而提升半导体器件性能。