-
公开(公告)号：CN103064649B
公开(公告)日：2016-03-02
申请号：CN201210548546.1
申请日：1996-07-17
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F7/49921 , G06F7/49994 , G06F7/5443 , G06F7/607 , G06F9/30014 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3013 , G06F17/10 , G06F17/147 , G06F2207/382 , G06F2207/3828
摘要： 本发明的名称是“控制移位分组数据的位校正的装置”。本发明涉及控制移位分组数据的位校正的装置，提供一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。
-
公开(公告)号：CN102707922B
公开(公告)日：2015-10-07
申请号：CN201210059426.5
申请日：1996-07-17
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F7/49921 , G06F7/49994 , G06F7/5443 , G06F7/607 , G06F9/30014 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3013 , G06F17/10 , G06F17/147 , G06F2207/382 , G06F2207/3828
摘要： 本发明的名称是“控制移位分组数据的位校正的装置”。本发明涉及控制移位分组数据的位校正的装置，提供一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。
-
公开(公告)号：CN101794213B
公开(公告)日：2014-09-17
申请号：CN200910265998.7
申请日：1996-07-17
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F7/49921 , G06F7/49994 , G06F7/5443 , G06F7/607 , G06F9/30014 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3013 , G06F17/10 , G06F17/147 , G06F2207/382 , G06F2207/3828
摘要： 一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。
-
公开(公告)号：CN103959192A
公开(公告)日：2014-07-30
申请号：CN201180075241.7
申请日：2011-12-21
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F1/02 , G06F1/03 , G06F1/0356 , G06F7/544 , G06F7/552 , G06F9/30014 , G06F9/3832 , G06F2101/08 , G06F2101/10 , G06F2101/12 , G06F2207/5521
摘要： 描述了用于计算超越函数的估算的数学电路。查找表存储电路在其中存储若干组二进制值，其中每组值表示将函数估算至高精度的第一多项式的相应系数。第一计算电路使用来自每组值的二进制值求值第一多项式。第二计算电路使用也从多组值之一提取的二进制值的部分，求值将函数估算至低精度的第二多项式。也描述和要求保护了其它实施例。
-
公开(公告)号：CN103455304A
公开(公告)日：2013-12-18
申请号：CN201310087232.0
申请日：1996-07-17
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F7/49921 , G06F7/49994 , G06F7/5443 , G06F7/607 , G06F9/30014 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3013 , G06F17/10 , G06F17/147 , G06F2207/382 , G06F2207/3828
摘要： 本申请涉及控制移位分组数据的位校正的装置。提供一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。
-
公开(公告)号：CN103383639A
公开(公告)日：2013-11-06
申请号：CN201310066953.3
申请日：1996-07-17
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F7/49921 , G06F7/49994 , G06F7/5443 , G06F7/607 , G06F9/30014 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3013 , G06F17/10 , G06F17/147 , G06F2207/382 , G06F2207/3828
摘要： 本申请涉及控制移位分组数据的位校正的装置。提供一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。
-
公开(公告)号：CN103329092A
公开(公告)日：2013-09-25
申请号：CN201180065584.5
申请日：2011-01-21
申请人： 飞思卡尔半导体公司
CPC分类号： G06F9/3001 , G06F7/57 , G06F9/30029 , G06F9/30072 , G06F9/30094
摘要： 一种集成电路装置（105）包括被设置为执行分支预测的至少一个指令处理模块（100）。该至少一个指令处理模块（100）包括至少一个预测计算模块（150），该至少一个预测计算模块（150）被设置为接收用于预测函数的至少一个结果向量（220）以及因此至少一个条件参数值（230）作为输入，并且至少部分地基于至少一个接收的条件参数值（230）从所述至少一个结果向量（220）输出预测结果值（240）。
-
公开(公告)号：CN103064649A
公开(公告)日：2013-04-24
申请号：CN201210548546.1
申请日：1996-07-17
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F7/49921 , G06F7/49994 , G06F7/5443 , G06F7/607 , G06F9/30014 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3013 , G06F17/10 , G06F17/147 , G06F2207/382 , G06F2207/3828
摘要： 本发明的名称是“控制移位分组数据的位校正的装置”。本发明涉及控制移位分组数据的位校正的装置，提供一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。
-
公开(公告)号：CN102707921A
公开(公告)日：2012-10-03
申请号：CN201210039154.2
申请日：2012-02-17
申请人： ARM有限公司
发明人： 大卫·雷蒙德·鲁茨
IPC分类号： G06F7/57
摘要： 一种用于执行浮点加法的装置和方法。在操作数A和B上执行加法操作以产生结果R，操作数A和B以及结果R是具有有效数和指数的浮点值。预测电路基于对使操作数A和B经过非类符号相加而产生的输出中将出现的前零数的预测，生成移位指示。结果预归一化电路在对有效数进行相加之前，在操作数A和操作数B的有效数上执行移位操作，丢弃由移位指示所确定的数目的最高有效位，以产生操作数A和B的已修改的有效数。操作数分析电路通过参照操作数A和B的指数来检测前位抵消情况的出现，加法电路在出现前位抵消情况的情形中，执行操作数A和B的已修改有效数的相加，以产生结果R的有效数。这种方法提供了用于执行加法操作的特别简单和高效的装置。
-
公开(公告)号：CN101238454B
公开(公告)日：2010-08-18
申请号：CN200680028816.9
申请日：2006-08-09
申请人： 扩你科公司
IPC分类号： G06F15/78
CPC分类号： G06F9/3885 , G06F7/4812 , G06F7/5443 , G06F7/57 , G06F9/3001 , G06F9/325 , G06F9/342 , G06F9/3822 , G06F9/3853 , G06F9/3891 , G06F15/8092
摘要： 本发明公开了一种可具有集群式SIMD微体系结构的可编程数字信号处理器包括，其包括多个加速器单元、处理器核心和复数计算单元。每个所述加速器单元可以被配置为执行一个或多个专用的功能。所述处理器核心包括可以执行整数指令的整数执行单元。所述复数计算单元可以包括复数运算逻辑单元执行流水线以及矢量加载单元，所述复数运算逻辑单元执行流水线可以包括被配置为执行复矢量指令的一个或多个数据路径。此外，每个数据路径可以包括可以被配置为将复数数据值乘以包括{0，+/-1}+{0，+/-i}的数集中的值的复数短乘加器单元。所述矢量加载单元可以使得每个时钟周期取出复数数据项以供所述复数运算逻辑单元执行流水线中的任意数据路径使用。
-
-
-
-
-
-
-
-
-
搜索结果
156 条记录 (耗时 0.025 秒)
