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公开(公告)号：CN108539004B
公开(公告)日：2023-12-05
申请号：CN201810375704.5
申请日：2018-04-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种亚微米约瑟夫森隧道结及其制备方法，包括如下步骤：1）提供一衬底，并于衬底的上表面形成底层超导薄膜层、绝缘薄膜层及顶层超导薄膜层；2）刻蚀去除部分顶层超导薄膜层、部分绝缘薄膜层及部分底层超导薄膜层；3）于步骤2）所得到结构的表面形成一第一绝缘层；4）于步骤3）所得到结构的表面形成第二绝缘层；5）于步骤4）所述得到结构的表面形成附加超导薄膜层，并刻蚀附加超导薄膜层以形成第二亚微米线条，第二亚微米线条至少与第一亚微米线条呈十字交叉连接。本发明可以有效解决现有技术中存在的电极窗口问题；双层绝缘层不仅改善了边缘效应、降低了台阶过渡处漏电流的产生，还有利于提高约瑟夫森结的质量及可靠性。(56)对比文件张雪;张国峰;金华;刘晓宇;王镇.超导Nb薄膜的RIE刻蚀与表征.低温物理学报.2016,(第04期),余铁军，张雪霞，高保新，吴培亨.超导Fresnel公式及其应用.低温物理学报.1996,(第02期),
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公开(公告)号：CN113627120B
公开(公告)日：2023-09-12
申请号：CN202111094793.4
申请日：2021-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/394
Abstract: 本发明公开了一种超导集成电路布局优化方法和装置、存储介质和终端，其中方法包括：对待布局网表进行模块化处理获取分割模块，并对所有分割模块进行布局优化得到优化电路布局；其中，对分割模块进行布局优化包括：确定分割模块所需布局空间大小；对分割模块中所有逻辑门单元进行位置排布优化；将结果映射到布局规划中获取分割模块的版图布局；将分割模块中的所有汇流缓冲器单元放置到版图布局中，并通过第二全局优化器对版图布局中的所有单元进行位置优化，而后对版图布局中所有包含时钟的逻辑门单元进行时钟优化；本发明实现大规模超导集成电路的自动版图布局优化，替代原有的手动设计流程，提高超导集成电路的设计规模并缩短设计迭代周期。
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公开(公告)号：CN116545419A
公开(公告)日：2023-08-04
申请号：CN202310540283.8
申请日：2023-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种互补型超导周期比较器及模数转换器包括：输入模块将接收到的单磁通量子时钟信号进行单向传输，并阻止回流电流对前级电路进行干扰；互补型超导量子干涉模块的输入端与模拟信号及输入模块的输出端连接，使模拟信号工作在超导量子干涉模块内部的基准信号的参数范围内，并通过对比模拟信号、基准信号及单磁通量子时钟信号输出对应的比较结果；传输模块的输入端与互补型超导量子干涉模块的输出端连接，基于所述比较结果产生用于传输的对应的单磁通量子输出信号。能够降低功耗的同时极大降低电路面积以及复杂度，提升模数转换的准确性。
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公开(公告)号：CN116413586A
公开(公告)日：2023-07-11
申请号：CN202111670510.6
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/317
Abstract: 本发明提供一种延时测试电路，至少包括环振电路延时测试模块，该模块包括汇流器单元、分路器单元、第一接口单元、N个待测单元及M个第一分频器单元；N个待测单元级联，第一个待测单元的输入端连接汇流器单元的输出端，最后一个待测单元的输出端连接分路器单元的输入端；M个第一分频器单元级联，第一个第一分频器单元的输入端连接分路器单元的一路输出端，最后一个第一分频器单元的输出端连接第一接口单元的输入端；汇流器单元的第一输入端接入第一激励信号，第二输入端连接分路器单元的二路输出端；第一接口单元的输出端产生第一数字电压信号。通过本发明提供的延时测试电路，解决了现有方案无法对超过2个结的传输线进行有效延时测试的问题。
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公开(公告)号：CN114935886B
公开(公告)日：2023-04-28
申请号：CN202210425142.7
申请日：2022-04-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种两段式超导时间数字转换器，包括粗量化模块和细量化模块；所述粗量化模块用于根据起始脉冲和终止脉冲进行环路振荡控制，并根据振荡环路输出的振荡脉冲的个数来产生粗量化值；所述细量化模块接收所述振荡脉冲，用于对最后一个所述振荡脉冲与所述终止脉冲之间的时间间隔进行量化来产生细量化值。通过本发明提供的两段式超导时间数字转换器，解决了现有超导TDC难以兼顾高分辨率和高动态范围的问题。
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Patent Agency Ranking
公开(公告)号：CN111460749B
公开(公告)日：2022-12-06
申请号：CN202010326631.8
申请日：2020-04-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/337
Abstract: 本发明提供一种超导数字单元的精细优化方法及电路，包括：1)对待优化的超导数字单元进行全局优化，得到对应的网表、激励信息；2)对超导数字单元中的各指标依次进行分组优化，若优化结果可接受则将优化后的参数更新至网表后进行下一指标的优化，否则直接执行下一指标的优化；3)将最终的优化结果更新至超导数字单元所在电路中，完成固化。本发明将精细优化的流程参数进行了分组考虑，省时且可以更好地收敛，更快地得到最优参数搭配；在得到某个可接受的参数后，无需更改电路图上元器件的参数、导出网表后再进行优化，而是直接在网表中修改该参数后进入下一优化环节，进一步缩减优化单元所消耗的时间，降低在多步操作中有可能带来的错误。
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公开(公告)号：CN115020580A
公开(公告)日：2022-09-06
申请号：CN202210655748.X
申请日：2022-06-10
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于π结的磁通存储器件及制备方法。该基于π结的磁通存储器件的制备包括：提供衬底，形成在水平方向上间隔设置的第一类约瑟夫森结与第二类约瑟夫森结，形成隔离层及配线层，配线层的第一配线部与第一类约瑟夫森结顶电极电连接，配线层的第二配线部与第二类约瑟夫森结顶电极电连接，基于第一类约瑟夫森结形成存储环路，基于第二类约瑟夫森结形成读出电路。其中，第一类约瑟夫森结采用铁磁势垒层，由于铁磁材料的强交换作用，在一定的铁磁厚度下可实现π相位的偏移而形成π结，π结代替传统的0结将会产生0.5Φ0的磁通，从而把回滞区拉回到0偏置电流处，降低对电感的需求，缩短器件的尺寸，同时减小偏置电流降低静态功耗。
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公开(公告)号：CN114944839A
公开(公告)日：2022-08-26
申请号：CN202210418870.5
申请日：2022-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/195 , G06N10/40
Abstract: 本发明提供一种接口电路，包括：第一约瑟夫森结，第一端连接第一电感的第一端和第二电感的第一端并接入第一偏置电流，第二端接地；第一电感的第二端接入超导时钟信号；第二电感的第二端连接第二约瑟夫森结的第一端；第二约瑟夫森结的第二端连接第三约瑟夫森结的第一端、第三电感的第一端及第四电感的第一端；第三约瑟夫森结的第二端接地；第三电感的第二端接入CMOS数据信号；第四电感的第二端连接第五电感的第一端并接入第二偏置电流；第五电感的第二端产生超导输出信号。通过本发明的接口电路，突破了传统设计，提供一种新的非归零CMOS‑RSFQ接口电路。
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公开(公告)号：CN114935886A
公开(公告)日：2022-08-23
申请号：CN202210425142.7
申请日：2022-04-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种两段式超导时间数字转换器，包括粗量化模块和细量化模块；所述粗量化模块用于根据起始脉冲和终止脉冲进行环路振荡控制，并根据振荡环路输出的振荡脉冲的个数来产生粗量化值；所述细量化模块接收所述振荡脉冲，用于对最后一个所述振荡脉冲与所述终止脉冲之间的时间间隔进行量化来产生细量化值。通过本发明提供的两段式超导时间数字转换器，解决了现有超导TDC难以兼顾高分辨率和高动态范围的问题。
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公开(公告)号：CN114814423A
公开(公告)日：2022-07-29
申请号：CN202210420508.1
申请日：2022-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/00
Abstract: 本发明提供一种超导逻辑器件时序参数的测量电路，包括第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；分路器单元的输入端通过级联的至少两个第一缓冲器单元连接至第一输入接口单元，第一输出端通过至少一个第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个第三缓冲器单元连接至待测逻辑器件的时钟端；待测逻辑器件的输出端通过级联的至少两个第四缓冲器单元连接至输出接口单元；其中，第二缓冲器单元和第三缓冲器单元的数量相同。通过本发明提供的测量电路，解决了现有技术中无此种测量电路的问题。
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