公开(公告)号：CN116775509B

公开(公告)日：2024-03-22

申请号：CN202310641321.9

申请日：2023-05-31

申请人： 合芯科技有限公司 ,  合芯科技(苏州)有限公司

发明人： 沈秀红 ,  刘扬帆

IPC分类号： G06F12/0815 ,  G06F12/0811

摘要： 本申请是关于一种缓存一致性验证方法、装置、设备以及存储介质，应用于基于AMBA CHI协议的多核系统，所述方法包括分别获取目标缓存中目标缓存行的目标状态类型以及第一缓存中第一缓存行的待验证状态类型；目标缓存与第一缓存隶属不同的内核，目标缓存行与第一缓存行均存储有相同数据地址下的数据；根据目标状态类型，匹配目标状态类型对应的状态转换规则；状态转换规则用于指示目标缓存行在目标状态类型下，第一缓存行满足缓存一致性的状态类型以及数据一致性；根据状态转换规则、待验证状态类型以及第一缓存行中存储的数据，验证多核系统是否满足缓存一致性，得到验证结果，并返回验证结果。实现了验证基于AMBA CHI协议的多核系统的缓存一致性。

公开(公告)号：CN117707995A

公开(公告)日：2024-03-15

申请号：CN202410145958.3

申请日：2024-02-02

申请人： 北京惠朗时代科技有限公司

发明人： 陈振华

IPC分类号： G06F12/0815 ,  G06F12/0862

摘要： 本发明公开了一种数据预读取的优化装置及操作方法，涉及数据预读取的优化技术领域，包括处理器、存储器和服务器；服务器和处理器电性连接，处理器和存储器电性连接；解决了无法相确定哪些指令之间存在依赖关系，并根据指令之间存在数据依赖关系，对数据的预读取顺序进行确定，使得预读取指令无法处于最佳位置，无法提升数据读取速率的技术问题：通过对循环内各个指令的需求执行次数进行获取并分析获得各个指令对应的指令执行指数，对各个指令与其他指令之间的数据依赖关系和指令控制关系进行分析生成指令执行确认序列表，对各个指令对应数据的预读取顺序进行确定，使得指令的位置处于最佳，优化指令的位置。

公开(公告)号：CN117667761A

公开(公告)日：2024-03-08

申请号：CN202211054647.3

申请日：2022-08-31

申请人： 成都华为技术有限公司

发明人： 钟刊 ,  崔文林

IPC分类号： G06F12/0815 ,  G06F12/0808 ,  G06F12/0842 ,  G06F12/0882 ,  G06F12/1009 ,  G06F12/1072 ,  G06F9/52

摘要： 公开了一种数据访问设备、方法、系统、数据处理单元及网卡，涉及数据存储领域。数据访问设备向存储服务器写入数据的过程中，存储服务器中该数据所要写入的存储空间不能被其他数据访问设备所访问，也就是说，一个时间仅有一个数据访问设备能够访问该存储空间，避免了多个数据访问设备在存储服务器中的一段存储空间写入数据，导致每个数据访问设备从该一段存储空间中读取的数据不一致的问题。而且，数据访问设备无需等待存储服务器中的控制器与该存储空间对应的磁盘进行交互后，才将数据从存储器写入存储服务器，减少了存储服务器中写入数据的IO路径的长度，增大了数据访问设备和存储服务器之间的数据访问效率。

公开(公告)号：CN109101439B

公开(公告)日：2024-01-09

申请号：CN201710475363.4

申请日：2017-06-21

申请人： 深圳市中兴微电子技术有限公司

发明人： 刘怀霖

IPC分类号： G06F12/0815 ,  G06F12/0893

摘要： 本文公布了一种报文处理的方法及装置，包括：加速器向一致性系统互联总线单元发送一致性写请求；所述一致性系统互联总线单元确认所述一致性写请求的相应数据是否在所述CPU的缓存，所述一致性写请求的相应数据在所述CPU的缓存时执行一致性处理；在完成所述一致性处理后，所述CPU从内存读取相应数据。本申请能够节省CPU维护cache一致性的开销，有效提高报文处理的速度。

公开(公告)号：CN117271392A

公开(公告)日：2023-12-22

申请号：CN202311237935.7

申请日：2018-08-03

申请人： 涅克斯硅利康有限公司

发明人： 埃拉德·拉兹

IPC分类号： G06F12/0815 ,  G06F12/0893

摘要： 本发明提供一种用于缓存一致性的可重构的缓存架构及方法。方法包括︰接收包括一存储器的至少一地址的一存储器存取命令以便进行存取；基于所述存储器存取命令来确定至少一存取参数，其中所述至少一存取参数包括以下至少一种：一进程ID、一处理核心ID、一线程ID及一缓存箱；在所述至少一存取参数及所述地址上计算一确定性函数以达成缓存一致性；部分基于计算所述确定性函数的一结果来确定一目标缓存箱，所述目标缓存箱用于服务所述存储器存取命令；所述可重构的缓存架构被分布在电耦接至所述存储器的多个独立的物理缓存节点上。

公开(公告)号：CN113742258B

公开(公告)日：2023-12-01

申请号：CN202110425779.1

申请日：2021-04-20

申请人： 慧与发展有限责任合伙企业

发明人： F·R·德罗普斯 ,  T·麦基 ,  M·马勒维基

IPC分类号： G06F12/0815 ,  G06F12/0817 ,  G06F12/0831

摘要： 本公开涉及用于高效缓存一致性协议处理的系统和方法。为了减少系统中的等待时间和带宽消耗，提供了用于以相关和推测的方式对多个缓存行请求消息进行分组的系统和方法。也就是说，多个缓存行可能具有相同的状态和所有权特性，并且因此，对多个缓存行的请求可以被分组。作为响应而接收的信息可以被指向发出请求的处理器插槽，并且推测性接收的信息(未实际请求，但是可能会被请求)可以被维护在队列或其他存储器中，直到接收到对该信息的请求，或者直到被丢弃以释放跟踪空间用于新的请求。

公开(公告)号：CN116126747B

公开(公告)日：2023-07-25

申请号：CN202310403123.9

申请日：2023-04-17

申请人： 上海云脉芯联科技有限公司 ,  北京云脉芯联科技有限公司

发明人： 许刚 ,  张睿凯 ,  喻径舟 ,  刘永锋 ,  吴吉朋

IPC分类号： G06F12/0842 ,  G06F12/0815 ,  G06F12/128 ,  G06F15/78

摘要： 本申请提供一种缓存方法、缓存架构、异构架构及电子设备，应用于计算机及芯片技术领域，其中缓存架构包括缓存读处理模块、缓存写处理模块、冷项检测模块、内存读处理模块、内存写处理模块，其中所述缓存读处理模块、缓存写处理模块、冷项检测模块在协处理器侧实现，所述内存读处理模块、内存写处理模块在通用处理器侧实现。通过在异构架构中设置新型缓存架构，使得协处理器的部分功能上提给通用处理器，不仅数据缓存整体流程通畅，效率高，也降低了协处理器受到面积、功耗、漏电等瓶颈的影响，降低了异构架构成本，提高了异构架构数据缓存效率和部署应用的灵活性。

公开(公告)号：CN116303128A

公开(公告)日：2023-06-23

申请号：CN202310313455.8

申请日：2023-03-27

申请人： 阿里巴巴(中国)有限公司

发明人： 方兴 ,  杨航

IPC分类号： G06F12/0815 ,  G06F12/084 ,  G06F12/0842 ,  G06F12/0882 ,  G06F9/50

摘要： 本申请实施例提供一种内存缓存池维护方法、设备、系统及存储介质。在本申请实施例中，针对存算分离架构，在计算节点和内存节点中增设与计算单元互联的处理单元，将内存缓存数据的一致性维护任务下推到处理单元上执行，而不是在计算单元上完成，由于处理单元具有对本地内存缓存池或共享内存缓存池直接访问的能力，使得内存缓存数据一致性维护过程中的数据传输过程大都在处理单元内部完成，无需上传至计算单元，能够消除计算单元和网卡之间进行数据传输的延迟，达到在维护缓存数据一致性的过程中降低数据传输延迟的目的。

公开(公告)号：CN109997113B

公开(公告)日：2023-05-23

申请号：CN201780072060.6

申请日：2017-11-09

申请人： ARM有限公司

发明人： 柯蒂斯·格伦·邓纳姆 ,  乔纳森·柯蒂斯·比尔德 ,  罗克萨娜·鲁西托鲁

IPC分类号： G06F9/48 ,  G06F9/46 ,  G06F12/0815

摘要： 数据处理装置，包括：一个或多个互连的处理元件；每个处理元件被配置为执行程序任务的处理指令；每个处理元件被配置为在由该处理元件执行程序任务之后，保存与该程序任务有关的上下文数据；并且在恢复程序任务的执行时，加载由该处理元件或所述处理元件中的另一处理元件先前保存的上下文数据；每个处理元件具有相应的关联格式定义数据，以定义一组或多组数据项以包含在所述上下文数据中；所述装置包括格式选择电路，所述格式选择电路将每个所述处理元件的所述格式定义数据传送给所述处理元件中的其他处理元件，并且响应于每个所述处理元件的所述格式定义数据，确定一组公共数据项以包含在所述上下文数据中。

公开(公告)号：CN116049035A

公开(公告)日：2023-05-02

申请号：CN202211683813.6

申请日：2022-12-27

申请人： 合芯科技有限公司 ,  合芯科技(苏州)有限公司

发明人： 徐继辉

IPC分类号： G06F12/0815 ,  G06F11/22 ,  G06F9/455

摘要： 本申请公开了一种缓存一致性的验证和调试的实现方法，包括：先获取目标POWER处理器的Core信息以及Nest信息、构建NCT目标模块，并通过目标Tcl接口对NCT目标模块进行配置和驱动；再通过配置后的NCT目标模块对Core信息对应的各级Cache的状态进行配置，并在目标POWER处理器中的Nest驱动后，对已完成状态配置的Cache的状态转化进行验证和调试。本申请增加了新的NCT目标模块可以跳过Core直接驱动存储系统，简化验证和调试缓存一致性的实现难度，通过Tcl脚本配置及简单的Tcl命令可以配置好任意测试缓存一致性的场景，缩短验证和调试周期，支持自动化调试以及批量自动调试。