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公开(公告)号：CN116303138A
公开(公告)日：2023-06-23
申请号：CN202310505240.6
申请日：2023-05-08
申请人： 北京云脉芯联科技有限公司 , 上海云脉芯联科技有限公司
IPC分类号： G06F12/0877
摘要： 本申请提供一种缓存架构及缓存方法、电子设备，应用于计算机及芯片技术领域，其中缓存架构中，在处理器侧仅内设地址匹配进行缓存命中基本能力，在内存侧内置读处理逻辑模块和写处理逻辑模块，实现内存侧进行读写逻辑的内存内处理PIM结构。通过由内存侧进行全局冷热数据一致性管理，使得处理器侧冷热数据良好，不仅内存内处理可以更好地实现处理器中多核、多流水线下的数据一致性管理，而且能够有效利用内存的大内存空间，结合片上缓存可以实现高精度缓存命中，有利于减小ASIC面积的同时，最大程度的提高缓存命中率减少时延，提高数据加速计算整体性能。
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公开(公告)号：CN115580587A
公开(公告)日：2023-01-06
申请号：CN202211552866.4
申请日：2022-12-06
申请人： 北京云脉芯联科技有限公司 , 上海云脉芯联科技有限公司 , 南京云脉芯联科技有限公司
IPC分类号： H04L49/90 , H04L49/9015 , H04L69/22
摘要： 本发明提供了一种报文信息处理方法、装置、计算机设备和存储介质，属于通信领域，方法包括向接收端发送数据包，并将报文消息、初始消息序号作为新建的链表节点对应存储到链表的工作队列中；接收接收端发来的反馈信息；提取反馈信息中携带的工作队列信息和当前消息序号；当判定反馈信息已被正确接收到时，根据工作队列信息，对存储的链表节点进行遍历，遍历出所有初始消息序号不大于当前消息序号的链表节点，并将遍历出的所有链接节点从工作队列中删除。通过本公开的处理方案，多个工作队列共享内存空间，节省片上内存。
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公开(公告)号：CN116303138B
公开(公告)日：2023-08-29
申请号：CN202310505240.6
申请日：2023-05-08
申请人： 北京云脉芯联科技有限公司 , 上海云脉芯联科技有限公司
IPC分类号： G06F12/0877
摘要： 本申请提供一种缓存架构及缓存方法、电子设备，应用于计算机及芯片技术领域，其中缓存架构中，在处理器侧仅内设地址匹配进行缓存命中基本能力，在内存侧内置读处理逻辑模块和写处理逻辑模块，实现内存侧进行读写逻辑的内存内处理PIM结构。通过由内存侧进行全局冷热数据一致性管理，使得处理器侧冷热数据良好，不仅内存内处理可以更好地实现处理器中多核、多流水线下的数据一致性管理，而且能够有效利用内存的大内存空间，结合片上缓存可以实现高精度缓存命中，有利于减小ASIC面积的同时，最大程度的提高缓存命中率减少时延，提高数据加速计算整体性能。
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公开(公告)号：CN116126747B
公开(公告)日：2023-07-25
申请号：CN202310403123.9
申请日：2023-04-17
申请人： 上海云脉芯联科技有限公司 , 北京云脉芯联科技有限公司
IPC分类号： G06F12/0842 , G06F12/0815 , G06F12/128 , G06F15/78
摘要： 本申请提供一种缓存方法、缓存架构、异构架构及电子设备，应用于计算机及芯片技术领域，其中缓存架构包括缓存读处理模块、缓存写处理模块、冷项检测模块、内存读处理模块、内存写处理模块，其中所述缓存读处理模块、缓存写处理模块、冷项检测模块在协处理器侧实现，所述内存读处理模块、内存写处理模块在通用处理器侧实现。通过在异构架构中设置新型缓存架构，使得协处理器的部分功能上提给通用处理器，不仅数据缓存整体流程通畅，效率高，也降低了协处理器受到面积、功耗、漏电等瓶颈的影响，降低了异构架构成本，提高了异构架构数据缓存效率和部署应用的灵活性。
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公开(公告)号：CN115580587B
公开(公告)日：2023-03-14
申请号：CN202211552866.4
申请日：2022-12-06
申请人： 北京云脉芯联科技有限公司 , 上海云脉芯联科技有限公司 , 南京云脉芯联科技有限公司
IPC分类号： H04L49/90 , H04L49/9015 , H04L69/22
摘要： 本发明提供了一种报文信息处理方法、装置、计算机设备和存储介质，属于通信领域，方法包括向接收端发送数据包，并将报文消息、初始消息序号作为新建的链表节点对应存储到链表的工作队列中；接收接收端发来的反馈信息；提取反馈信息中携带的工作队列信息和当前消息序号；当判定反馈信息已被正确接收到时，根据工作队列信息，对存储的链表节点进行遍历，遍历出所有初始消息序号不大于当前消息序号的链表节点，并将遍历出的所有链接节点从工作队列中删除。通过本公开的处理方案，多个工作队列共享内存空间，节省片上内存。
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公开(公告)号：CN116126747A
公开(公告)日：2023-05-16
申请号：CN202310403123.9
申请日：2023-04-17
申请人： 上海云脉芯联科技有限公司 , 北京云脉芯联科技有限公司
IPC分类号： G06F12/0842 , G06F12/0815 , G06F12/128 , G06F15/78
摘要： 本申请提供一种缓存方法、缓存架构、异构架构及电子设备，应用于计算机及芯片技术领域，其中缓存架构包括缓存读处理模块、缓存写处理模块、冷项检测模块、内存读处理模块、内存写处理模块，其中所述缓存读处理模块、缓存写处理模块、冷项检测模块在协处理器侧实现，所述内存读处理模块、内存写处理模块在通用处理器侧实现。通过在异构架构中设置新型缓存架构，使得协处理器的部分功能上提给通用处理器，不仅数据缓存整体流程通畅，效率高，也降低了协处理器受到面积、功耗、漏电等瓶颈的影响，降低了异构架构成本，提高了异构架构数据缓存效率和部署应用的灵活性。
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公开(公告)号：CN118409913A
公开(公告)日：2024-07-30
申请号：CN202410545083.6
申请日：2024-04-30
IPC分类号： G06F11/22
摘要： 本申请公开了一种寄存器配置的统一控制方法、装置、设备及介质，涉及芯片验证技术领域，应用于验证平台，包括：基于寄存器描述文件并利用寄存器生成工具生成寄存器配置类和寄存器配置序列；寄存器配置类用于配置寄存器值，且包括所有寄存器域信息，寄存器配置序列用于对待测试单元中的寄存器进行配置；在测试用例中声明寄存器配置类，创建对应的目标实例并对其进行随机约束；基于句柄传递方法将随机后实例传递至寄存器配置序列，以便对待测试单元中的寄存器进行配置，并基于句柄传递方法将随机后实例传递至验证平台中的各待验证组件。通过上述技术方案，实现了验证平台对寄存器配置的统一控制，提高了验证效率。
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公开(公告)号：CN118520823A
公开(公告)日：2024-08-20
申请号：CN202410834329.1
申请日：2024-06-26
IPC分类号： G06F30/33 , G06F30/3312 , G06F30/337
摘要： 本发明公开了一种接口功能验证方法、引擎、平台、设备、存储介质及产品，应用于芯片制造技术领域。其中，方法包括当进行链路训练和初始化时，依次使用多级链路速率分别主动采集两侧物理层接口信号在相同时间的时序数据；对各物理层接口信号，通过比对相邻链路速率的接口时序数据，确定当前物理层接口信号对应的时钟域，以得到接口时序数据集；基于接口时序数据集，确定待测试设计芯片的目标接口与硬件验证环境中对应的虚拟接口模型对接的接口时序。本发明可以解决相关技术对接口功能验证时间开销太大的弊端，能够有效提升芯片原型验证中的接口功能验证效率。
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公开(公告)号：CN118410751A
公开(公告)日：2024-07-30
申请号：CN202410545958.2
申请日：2024-04-30
IPC分类号： G06F30/331 , G06F30/347
摘要： 本发明公开了一种芯片原型验证的资源评估方法、装置、设备及介质，涉及电路设计技术领域，该方法包括：将输入的初始RTL源文件中的目标黑盒子文件转换为目标白盒子文件，获取目标RTL源文件；根据输入的约束文件，对目标RTL源文件对应的功能设计模块进行预分割，确定各功能设计模块各自对应的FPGA；根据目标寄存器传输级电路源文件，获取各FPGA各自的资源使用情况；根据资源使用情况，确定FPGA的资源评估结果；本发明能够将设计文件中原本在分割与综合阶段中作为黑盒子处理的文件转换为白盒子，使得在预分割过程之后便能够准确地评估设计所需的FPGA资源，提高了芯片原型验证设计的成功率和效率。
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公开(公告)号：CN118233060A
公开(公告)日：2024-06-21
申请号：CN202410445226.6
申请日：2024-04-14
摘要： 本发明公开了一种芯片内部信号的输出方法、观测方法、装置及设备，涉及芯片技术领域，该输出方法应用于芯片，包括：获取待传输高速信号；对待传输高速信号进行降频编码，得到待传输高速信号对应的预设数量的低速传输信号；通过预设数量的芯片引脚分别将各自对应的低速传输信号传输到解码设备，以使解码设备利用接收的低速传输信号解码得到待传输高速信号；本发明能够将芯片内部的高速信号编码为频率较低的多个低速传输信号进行输出，使得解码设备能够将的低速传输信号重新快速合成为原始的高速信号以进行观测，实现了芯片内部的高速信号便捷的无损输出，保证了后续高速信号观测的实时性；并且降低了减少芯片成本和PAD占用面积。
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