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公开(公告)号：CN112486875A
公开(公告)日：2021-03-12
申请号：CN202011344684.9
申请日：2016-02-22
Applicant: 英特尔公司
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h‑k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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公开(公告)号：CN109643297A
公开(公告)日：2019-04-16
申请号：CN201780053201.X
申请日：2017-08-30
Applicant: 英特尔公司
CPC classification number: G06F13/4265 , G06F1/3253 , Y02D10/14 , Y02D10/151
Abstract: 计算组件被提供物理层逻辑，用于在包括多个通路的物理链路上接收数据，其中数据是从物理链路的一个或多个数据通路上的特定组件接收的。物理层还用于在物理链路的多个通路中的特定一个通路上接收流信号，其中流信号用于标识一个或多个数据通路上的数据的类型，该类型是由特定组件支持的多个不同类型中的一个类型，并且通过电压幅度调制在特定通路上对流信号进行编码。
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公开(公告)号：CN107408032A
公开(公告)日：2017-11-28
申请号：CN201680012437.4
申请日：2016-02-22
Applicant: 英特尔公司
IPC: G06F7/58
Abstract: 在示例中，线性反馈移位寄存器(LFSR)向互连提供伪随机比特序列(PRBS)以用于训练、测试和加扰目的。所述互连可以包括状态机，其具有包括回环(LOOPBACK)、居中(CENTERING)、重新居中(RECENTERING)和活动(ACTIVE)状态等的状态。所述互连被允许经由边带信号从“CENTERING”移动到“LOOPBACK”。在LOOPBACK、CENTERING和RECENTERING中，PRBS用于训练和测试目的以电气地表征和测试所述互连，并且定位参考电压Vref的中点。向每个通道提供唯一的、非相关的PRBS，使用一个公共输出比特来计算该PRBS。还可以在每个时钟周期计算每个通道的多个比特，使得LFSR可以按照比所述互连更慢的时钟速率来运行。还可以提供选择网络，使得根据需要，可以提供“受害方”、“侵害方”和“中立方”通道以用于测试目的。
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公开(公告)号：CN117795670A
公开(公告)日：2024-03-29
申请号：CN202280046119.5
申请日：2022-11-30
Applicant: 英特尔公司
IPC: H01L23/528 , H01L25/00 , H01L25/065 , H10B80/00 , H01L23/00 , H01L23/538 , H01L23/522 , H01L23/525
Abstract: 一种微电子器件、包括该器件的半导体封装、包括该封装的IC器件组件以及制造该器件的方法。所述器件包括：衬底；所述衬底上的物理层(PHY)电路装置，包括多个接收(RX)电路和多个发送(TX)电路；电触点结构，所述电触点结构在所述器件的底表面处；信号传送路径，所述信号传送路径在一方面的所述电触点结构与另一方面的所述RX电路中的至少一些或所述TX电路中的至少一些之间延伸；以及电通路，所述电通路通向所述PHY电路装置并且被配置为实现以下中的至少一者：输入到所述器件的启用信号将行进通过所述电通路中的至少一些电通路以启用所述PHY电路装置的一部分；以及输入到所述器件的禁用信号将行进通过所述电通路中的至少一些电通路以禁用所述PHY电路装置的对应部分。
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Patent Agency Ranking
公开(公告)号：CN107430569A
公开(公告)日：2017-12-01
申请号：CN201680012402.0
申请日：2016-02-22
Applicant: 英特尔公司
CPC classification number: G06F13/4022 , G06F13/36 , G06F13/4068
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h-k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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公开(公告)号：CN105794112A
公开(公告)日：2016-07-20
申请号：CN201480064935.4
申请日：2014-11-21
Applicant: 英特尔公司
Inventor： Z·吴
IPC: H03K19/0175 , G11C7/10
Abstract: 描述了一种装置，该装置包括：位于第一管芯上的多个发射器电路；位于第二管芯上的多个接收器电路；多个数据传输线，所述多个数据传输线将所述第一管芯通信地耦合至所述第二管芯，以便所述多个发射器电路向所述多个接收器电路并行传输数据比特；终端电路，所述终端电路包括共享电容器和多个电阻器，所述多个电阻器中的每个电阻器对应于多个导电线中的一个导电线并且所述多个电阻器中的每个电阻器耦合至所述共享电容器；以及并行编码块，所述并行编码块用于根据直流(DC)平衡码对由所述多个发射器电路经由所述多个数据传输线传输的数据进行编码。
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公开(公告)号：CN117561696A
公开(公告)日：2024-02-13
申请号：CN202280045173.8
申请日：2022-11-29
Applicant: 英特尔公司
IPC: H04L7/00
Abstract: 本文的实施例可以涉及一种用于多管芯封装中的管芯。该管芯可以包括时钟电路系统，该时钟电路系统能够识别要在管芯到管芯(D2D)链路上传输的数据信号的相位和要传输的时钟信号的相位。时钟电路系统还可以被配置为调整时钟信号的相位，使得时钟信号的相位与数据信号的相位相差大约90度，从而时钟信号和数据信号以90度相位差由D2D链路的接收机管芯接收。可以描述和要求保护其他实施例。
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公开(公告)号：CN105794112B
公开(公告)日：2019-11-15
申请号：CN201480064935.4
申请日：2014-11-21
Applicant: 英特尔公司
Inventor： Z·吴
IPC: H03K19/0175 , G11C7/10
Abstract: 描述了一种装置，该装置包括：位于第一管芯上的多个发射器电路；位于第二管芯上的多个接收器电路；多个数据传输线，所述多个数据传输线将所述第一管芯通信地耦合至所述第二管芯，以便所述多个发射器电路向所述多个接收器电路并行传输数据比特；终端电路，所述终端电路包括共享电容器和多个电阻器，所述多个电阻器中的每个电阻器对应于多个导电线中的一个导电线并且所述多个电阻器中的每个电阻器耦合至所述共享电容器；以及并行编码块，所述并行编码块用于根据直流(DC)平衡码对由所述多个发射器电路经由所述多个数据传输线传输的数据进行编码。
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