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公开(公告)号：CN119560479A
公开(公告)日：2025-03-04
申请号：CN202411720971.3
申请日：2015-12-03
Applicant: 英特尔公司
IPC: H01L23/498
Abstract: 本公开的实施例针对用于集成电路(IC)组件中的串扰缓解的接地过孔群集的技术和配置。在一些实施例中，IC封装组件可以包括被配置为在管芯和第二封装基板之间对输入/输出(I/O)信号和接地进行布线的第一封装基板。第一封装基板可以包括设置在第一封装基板的一侧上的多个接触部、以及过孔的同一层的至少两个接地过孔，并且所述至少两个接地过孔可以形成与单个接触部电耦合的接地过孔的群集。可以描述和/或要求保护其它实施例。
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公开(公告)号：CN115472592A
公开(公告)日：2022-12-13
申请号：CN202210511402.2
申请日：2022-05-11
Applicant: 英特尔公司
IPC: H01L23/528 , H01L23/538 , H01L23/48 , H01L25/18 , H01L21/768
Abstract: 本发明涉及通过连接内桥接管芯的选择性布线。公开了一种集成电路(IC)，其包括第一管芯上的第一导电迹线、第二管芯上的第二导电迹线、以及使第一导电迹线与第二导电迹线电耦合的导电通路。第二管芯用互连而耦合至第一管芯。导电通路包括所述互连的位于接近第一管芯中的区域的外缘的位置处的部分，第一导电迹线不可通过该区域进行布线。在一些实施例中，导电通路远离该区域对电连接重新布线。在一些实施例中，该区域包括具有高布线密度的高拥塞区带。在其他实施例中，该区域包括“禁止布线”区带。
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公开(公告)号：CN107004668B
公开(公告)日：2020-05-19
申请号：CN201580062829.7
申请日：2015-12-03
Applicant: 英特尔公司
IPC: H01L23/498
Abstract: 本公开的实施例针对用于集成电路(IC)组件中的串扰缓解的接地过孔群集的技术和配置。在一些实施例中，IC封装组件可以包括被配置为在管芯和第二封装基板之间对输入/输出(I/O)信号和接地进行布线的第一封装基板。第一封装基板可以包括设置在第一封装基板的一侧上的多个接触部、以及过孔的同一层的至少两个接地过孔，并且所述至少两个接地过孔可以形成与单个接触部电耦合的接地过孔的群集。可以描述和/或要求保护其它实施例。
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公开(公告)号：CN111033730A
公开(公告)日：2020-04-17
申请号：CN201780094472.X
申请日：2017-09-28
Applicant: 英特尔公司
IPC: H01L25/065 , H01L23/48 , H01L23/522
Abstract: 接合封装结构的方法/结构被描述。那些方法/结构可包括部署在衬底的表面上的管芯、嵌入衬底中的互连桥、以及穿过互连桥的一部分而部署的至少一个垂直互连结构，其中所述至少一个垂直互连结构电气地和物理地耦合到管芯。
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Patent Agency Ranking
公开(公告)号：CN104051425B
公开(公告)日：2017-04-12
申请号：CN201410089910.1
申请日：2014-03-12
Applicant: 英特尔公司
IPC: H01L23/538 , H01L23/552
CPC classification number: H01L21/768 , H01L23/49822 , H01L23/50 , H01L2224/16235 , H01L2924/15311 , H05K1/0228 , H05K1/0251 , H05K1/0298
Abstract: 本发明提供了一种用于减少通道串扰的耦合通孔。电容耦合垂直过渡段可配置有所需数量的互电容，以至少部分地消除串扰来减少总通道串扰(例如FEXT)。在实施例中，相邻垂直过渡段的电容耦合利用在垂直过渡段内的重叠金属表面来实现。在实施例中，一个或多个重叠金属表面是从垂直过渡段延伸的通孔、通孔焊盘或金属短柱特征。在实施例中，具有重叠垂直过渡段的信号路径用来实现多于一个受害者‑攻击者对的串扰减少和/或实现多于两个攻击者的串扰减少。在实施例中，电容耦合垂直过渡段实现在封装衬底、插入器或印刷电路板中。
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公开(公告)号：CN119560478A
公开(公告)日：2025-03-04
申请号：CN202411720970.9
申请日：2015-12-03
Applicant: 英特尔公司
IPC: H01L23/498
Abstract: 本公开的实施例针对用于集成电路(IC)组件中的串扰缓解的接地过孔群集的技术和配置。在一些实施例中，IC封装组件可以包括被配置为在管芯和第二封装基板之间对输入/输出(I/O)信号和接地进行布线的第一封装基板。第一封装基板可以包括设置在第一封装基板的一侧上的多个接触部、以及过孔的同一层的至少两个接地过孔，并且所述至少两个接地过孔可以形成与单个接触部电耦合的接地过孔的群集。可以描述和/或要求保护其它实施例。
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公开(公告)号：CN117561696A
公开(公告)日：2024-02-13
申请号：CN202280045173.8
申请日：2022-11-29
Applicant: 英特尔公司
IPC: H04L7/00
Abstract: 本文的实施例可以涉及一种用于多管芯封装中的管芯。该管芯可以包括时钟电路系统，该时钟电路系统能够识别要在管芯到管芯(D2D)链路上传输的数据信号的相位和要传输的时钟信号的相位。时钟电路系统还可以被配置为调整时钟信号的相位，使得时钟信号的相位与数据信号的相位相差大约90度，从而时钟信号和数据信号以90度相位差由D2D链路的接收机管芯接收。可以描述和要求保护其他实施例。
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公开(公告)号：CN116457936A
公开(公告)日：2023-07-18
申请号：CN202180077797.3
申请日：2021-09-24
Applicant: 英特尔公司
Inventor： A·A·埃尔谢尔比尼 , G·S·帕斯达斯特 , K·俊 , 钱治国 , J·M·斯旺 , A·阿列克索夫 , S·M·利夫 , M·E·卡比尔 , F·艾德 , K·P·奥布莱恩 , H·W·田
IPC: H01L23/00
Abstract: 本文公开了微电子组件以及相关的设备和方法。在一些实施例中，微电子组件可以包括第一微电子部件，具有第一表面和相反的第二表面，所述第一微电子部件包括在第二表面处的第一直接接合区域，所述第一直接接合区域具有第一金属触点和在第一金属触点中的相邻第一金属触点之间的第一电介质材料；第二微电子部件，具有第一表面和相反的第二表面，所述第二微电子部件包括在第一表面处的第二直接接合区域，所述第二直接接合区域具有第二金属触点和在所述第二金属触点中的相邻第二金属触点之间的第二电介质材料，其中，所述第二微电子部件通过所述第一直接接合区域和所述第二直接接合区域耦接到所述第一微电子部件；以及在第一直接接合电介质材料中的屏蔽结构，至少部分地围绕所述第一金属触点中的一个或多个第一金属触点。
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