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公开(公告)号：CN102194881A
公开(公告)日：2011-09-21
申请号：CN201110057407.4
申请日：2011-03-04
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L21/265
CPC classification number: H01L29/66621 , H01L21/28 , H01L29/66795 , H01L29/772 , H01L29/7834 , Y02E10/50
Abstract: 本发明提供半导体器件及其制造方法，可以在不使特性恶化的情况下将半导体器件微型化。该半导体器件包括：半导体衬底，具有主表面；源极区域和漏极区域，在主表面中相互分开地形成；栅极电极层，在主表面之上夹在源极区域和漏极区域之间形成；第一导电层，以使其与源极区域的表面接触的方式形成；以及第二导电层，以使其与漏极区域的表面接触的方式形成。在主表面中形成凹陷，使所述凹陷从第一导电层和源极区域之间的接触区域、经过栅极电极层下方的部分、延伸到第二导电层和漏极区域之间的接触区域。
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公开(公告)号：CN102194881B
公开(公告)日：2015-07-29
申请号：CN201110057407.4
申请日：2011-03-04
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L21/265
CPC classification number: H01L29/66621 , H01L21/28 , H01L29/66795 , H01L29/772 , H01L29/7834 , Y02E10/50
Abstract: 本发明提供半导体器件及其制造方法，可以在不使特性恶化的情况下将半导体器件微型化。该半导体器件包括：半导体衬底，具有主表面；源极区域和漏极区域，在主表面中相互分开地形成；栅极电极层，在主表面之上夹在源极区域和漏极区域之间形成；第一导电层，以使其与源极区域的表面接触的方式形成；以及第二导电层，以使其与漏极区域的表面接触的方式形成。在主表面中形成凹陷，使所述凹陷从第一导电层和源极区域之间的接触区域、经过栅极电极层下方的部分、延伸到第二导电层和漏极区域之间的接触区域。
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公开(公告)号：CN102005469B
公开(公告)日：2015-07-08
申请号：CN201010231414.7
申请日：2010-07-16
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
CPC classification number: H01L27/1211 , H01L21/76243 , H01L21/76256 , H01L21/845
Abstract: 本发明公开了一种半导体器件及其制造方法。提供一种可以改善FINFET中的寄生电阻的技术。在本发明的FINFET中，由层叠膜形成侧壁SW。具体而言，侧壁SW由氧化硅膜OX1、形成在氧化硅膜OX1上的氮化硅膜SN1、以及形成在氮化硅膜SN1上的氧化硅膜OX2构成。另一方面，在鳍FIN1的侧墙上未形成有侧壁SW。如前所述，在本发明中，在栅电极G1的侧墙上形成有侧壁SW，而在鳍FIN1的侧墙上未形成有侧壁SW。
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公开(公告)号：CN102005469A
公开(公告)日：2011-04-06
申请号：CN201010231414.7
申请日：2010-07-16
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
CPC classification number: H01L27/1211 , H01L21/76243 , H01L21/76256 , H01L21/845
Abstract: 本发明公开了一种半导体器件及其制造方法。提供一种可以改善FINFET中的寄生电阻的技术。在本发明的FINFET中，由层叠膜形成侧壁SW。具体而言，侧壁SW由氧化硅膜OX1、形成在氧化硅膜OX1上的氮化硅膜SN1、以及形成在氮化硅膜SN1上的氧化硅膜OX2构成。另一方面，在鳍FIN1的侧墙上未形成有侧壁SW。如前所述，在本发明中，在栅电极G1的侧墙上形成有侧壁SW，而在鳍FIN1的侧墙上未形成有侧壁SW。
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