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公开(公告)号：CN110875079A
公开(公告)日：2020-03-10
申请号：CN201910758813.X
申请日：2019-08-16
Applicant: 瑞萨电子株式会社
Abstract: 提供了半导体器件，其能够检测测试操作是否正常。所述半导体器件包括：多个存储器单元，以矩阵布置；多个字线，被设置为分别对应于所述多个存储器单元的每一行；解码器，用于产生用于驱动多个字线的驱动信号；以及检测电路，被设置在多个字线和解码器之间，用于通过测试操作使多个字线同时上升，并且检测多个字线的上升状态是否正常。
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公开(公告)号：CN102655024B
公开(公告)日：2016-12-14
申请号：CN201210047806.7
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C5/06 , G11C5/063 , G11C7/08 , G11C7/227 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/418
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
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公开(公告)号：CN104952482B
公开(公告)日：2020-09-01
申请号：CN201510131835.5
申请日：2015-03-24
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
Abstract: 本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。
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公开(公告)号：CN108133726A
公开(公告)日：2018-06-08
申请号：CN201711239759.5
申请日：2017-11-30
Applicant: 瑞萨电子株式会社
IPC: G11C11/34 , G11C11/4063
Abstract: 本发明提供一种半导体器件，其能够降低因布线的寄生电阻或者寄生电容的影响而使信号波形变钝的现象。半导体器件具有向由驱动信号驱动的布线的远端部分供给升压电压的供给电路。所述供给电路具有：反相器电路，该反相器电路的输入与所述布线耦合；以及开关元件，其由所述反相器电路的输出信号控制。所述开关元件使所述升压电压与所述布线的远端部分连接。
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Patent Agency Ranking
公开(公告)号：CN102655024A
公开(公告)日：2012-09-05
申请号：CN201210047806.7
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C5/06 , G11C5/063 , G11C7/08 , G11C7/227 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/418
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
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公开(公告)号：CN114067880A
公开(公告)日：2022-02-18
申请号：CN202110837496.8
申请日：2021-07-23
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及半导体器件。提供了包括SRAM的半导体器件，该SRAM能够感测不满足期望特性的有缺陷的存储器单元。该半导体器件包括存储器单元、位线对以及用于从位线对中指定位线的指定电路，该位线对被耦合到存储器单元，并且在读取模式下根据存储器单元的数据使电压向电源电压和地电压改变。在该半导体器件中，布线电容被耦合到由指定电路指定的位线，并且指定位线的电压在测试模式下被设置为电源电压与地电压之间的电压。
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公开(公告)号：CN107093445A
公开(公告)日：2017-08-25
申请号：CN201610887820.6
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/08 , G11C7/22 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/419
CPC classification number: G11C11/419 , G11C5/06 , G11C5/063 , G11C7/08 , G11C7/227 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/418
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
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公开(公告)号：CN106611622A
公开(公告)日：2017-05-03
申请号：CN201610911128.2
申请日：2016-10-19
Applicant: 瑞萨电子株式会社
IPC: G11C29/12
CPC classification number: G11C29/12 , G11C7/1075 , G11C8/10 , G11C8/16 , G11C11/406 , G11C11/412 , G11C11/418 , G11C11/419 , G11C29/025 , G11C29/12015 , G11C29/18 , G11C2029/1202
Abstract: 本发明提供一种多端口存储器、半导体装置和存储器宏单元。该多端口存储器包括存储器单元、第一字线和第二字线、第一位线和第二位线、第一地址端子和第二地址端子、地址控制电路。地址控制电路在正常操作模式下基于分别供应到所述第一地址端子和所述第二地址端子的地址信号，将所述第一字线和所述第二字线独立于彼此进行控制，并且在干扰测试模式下基于供应到第一地址端子和第二地址端子中的一个来激活耦合到同一存储器单元的第一字线和第二字线二者。
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