公开(公告)号：CN100499171C

公开(公告)日：2009-06-10

申请号：CN200510132970.8

申请日：2005-12-29

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  上冈功 ,  盐泽顺一

IPC: H01L29/788 ,  H01L27/105 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8239

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 一种半导体存储器件的制造方法，包括：在半导体衬底的上方形成浮置栅极电极的工序；在上述浮置栅极电极的上方形成电极间绝缘膜的工序；利用第1自由基氮化在上述电极间绝缘膜的表面形成第1自由基氮化膜的工序；以及在上述第1自由基氮化膜上形成控制栅极电极的工序。

公开(公告)号：CN1819207A

公开(公告)日：2006-08-16

申请号：CN200610006367.X

申请日：2006-01-17

Applicant: 株式会社东芝

Inventor： 八重樫利武 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L29/78 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 本发明提供一种可以防止因存储单元元件区域宽度的减小导致元件特性恶化的半导体器件。该半导体器件具有在半导体衬底1上形成的元件隔离区域7a、由元件隔离区域7a所隔开的元件区域6a、在元件区域6a上形成的栅绝缘膜3a、在栅绝缘膜3a上形成的栅电极4a。此外，还具有在半导体衬底1上形成的元件隔离区域7b、由元件隔离区域7b所隔开的元件区域6b、在元件区域6b上形成的栅绝缘膜3b、在栅绝缘膜3b上形成的栅电极4b。在元件隔离区域7a和元件区域6a之间形成氧化硅膜8a，在元件隔离区域7b和元件区域6b之间形成氧化硅膜8b。元件隔离区域7a的宽度比元件隔离区域7b的宽度窄，氧化硅膜8a的厚度比氧化硅膜8b的厚度薄。

公开(公告)号：CN100448010C

公开(公告)日：2008-12-31

申请号：CN200610006367.X

申请日：2006-01-17

Applicant: 株式会社东芝

Inventor： 八重樫利武 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L29/78 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 本发明提供一种可以防止因存储单元元件区域宽度的减小导致元件特性恶化的半导体器件。该半导体器件具有在半导体衬底1上形成的元件隔离区域7a、由元件隔离区域7a所隔开的元件区域6a、在元件区域6a上形成的栅绝缘膜3a、在栅绝缘膜3a上形成的栅电极4a。此外，还具有在半导体衬底1上形成的元件隔离区域7b、由元件离区域7b所隔开的元件区域6b、在元件区域6b上形成的栅绝缘膜3b、在栅绝缘膜3b上形成的栅电极4b。在元件隔离区域7a和元件区域6a之间形成氧化硅膜8a，在元件隔离区域7b和元件区域6b之间形成氧化硅膜8b。元件隔离区域7a的宽度比元件隔离区域7b的宽度窄，氧化硅膜8a的厚度比氧化硅膜8b的厚度薄。

公开(公告)号：CN1855548A

公开(公告)日：2006-11-01

申请号：CN200510132970.8

申请日：2005-12-29

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  上冈功 ,  盐泽顺一

IPC: H01L29/788 ,  H01L27/105 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8239

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 一种半导体存储器件的制造方法，包括：在半导体衬底的上方形成浮置栅极电极的工序；在上述浮置栅极电极的上方形成电极间绝缘膜的工序；利用第1自由基氮化在上述电极间绝缘膜的表面形成第1自由基氮化膜的工序；以及在上述第1自由基氮化膜上形成控制栅极电极的工序。

公开(公告)号：CN1262014C

公开(公告)日：2006-06-28

申请号：CN03155912.3

申请日：2003-08-26

Applicant: 株式会社东芝

Inventor： 松野光一 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 提供一种作用于栅绝缘膜的应力低于现有的，被栅绝缘膜俘获的电子少于现有的半导体器件。本发明实的半导体器件(200)具备：半导体衬底(210)；所述半导体衬底(210)表面上设置的绝缘膜(220)；绝缘膜(220)上形成的浮动栅电极(235)；浮动栅电极(235)上，具有由氧化硅膜(270a)、氮化硅膜(270b)和氧化硅膜(270c)顺序层叠的三层构造的ONO膜(270)；以及ONO膜(270)上形成的控制栅电极(280)，浮动栅电极(235)侧面或控制栅电极(280)侧面包含的平面(P1)与氮化硅膜(270b)侧面包含的平面(P2)之间的间隔是2-5nm。

公开(公告)号：CN1489215A

公开(公告)日：2004-04-14

申请号：CN03155912.3

申请日：2003-08-26

Applicant: 株式会社东芝

Inventor： 松野光一 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 提供一种作用于栅绝缘膜的应力低于现有的，被栅绝缘膜俘获的电子少于现有的半导体器件。本发明实的半导体器件200具备：半导体衬底210；所述半导体衬底210表面上设置的绝缘膜220；绝缘膜220上形成的浮动栅电极235；浮动栅电极235上，具有由氧化硅膜270a、氮化硅膜270b和氧化硅膜270c顺序层叠的三层构造的ONO膜270；以及ONO膜270上形成的控制栅电极280，浮动栅电极235侧面或控制栅电极280侧面包含的平面P1与氮化硅膜270b侧面包含的平面P2之间的间隔是5nm以下。