公开(公告)号：CN101150090A

公开(公告)日：2008-03-26

申请号：CN200710153513.6

申请日：2007-09-20

Applicant: 株式会社东芝

Inventor： 松野光一

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/115 ,  H01L21/7682 ,  H01L23/5222 ,  H01L23/53295 ,  H01L27/11521 ,  H01L27/11524 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体装置的制造方法的特征在于：包括在具有上表面的半导体基板的上述上表面形成上部具有半导体层的多个存储单元晶体管的栅极的工序、形成第1氧化硅膜用以填充在上述多个栅极间的工序、除去上述第1氧化硅膜的上部而加工为露出上述栅极的上述半导体层的工序、在上述栅极的上述半导体层的上表面堆积金属层进行合金化而形成金属半导体合金层并除去未作为上述合金层使用的其余的金属层的工序、在上述栅极上和上述栅极间形成第2氧化硅膜的工序即上述第2氧化硅膜的上表面在上述栅极上和上述栅极间的区域上形成在位于比从上述半导体基板的表面到上述栅极的上表面的高度高的位置的工序和在上述第2氧化硅膜上形成氮化硅膜的工序。

公开(公告)号：CN1652303A

公开(公告)日：2005-08-10

申请号：CN200410081855.8

申请日：2002-06-28

Applicant: 株式会社东芝

Inventor： 井口直 ,  角田弘昭 ,  松野光一

IPC: H01L21/283 ,  H01L21/76 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/28123 ,  H01L21/28247 ,  H01L21/76224 ,  H01L21/76232

Abstract: 一种制造半导体器件的制造方法，包括：在半导体衬底上形成栅绝缘膜；在所说栅绝缘膜上形成栅电极，从而与所说半导体衬底电绝缘；腐蚀所说栅电极、所说栅绝缘膜和所说半导体衬底从而形成沟槽，该沟槽将用于形成器件的器件区与所说衬底上表面上的其它区电隔离；在氢气H2和氧气O2气氛中氧化所说半导体衬底的衬底侧表面和所说栅电极的栅极侧表面，该衬底侧表面形成所说沟槽的一部分侧表面，该栅极侧表面形成所说沟槽的另一部分侧表面。

公开(公告)号：CN1215534C

公开(公告)日：2005-08-17

申请号：CN02127569.6

申请日：2002-06-28

Applicant: 株式会社东芝

Inventor： 井口直 ,  角田弘昭 ,  松野光一

IPC: H01L21/283 ,  H01L21/76

CPC classification number: H01L21/28123 ,  H01L21/28247 ,  H01L21/76224 ,  H01L21/76232

Abstract: 一种半导体器件，包括：半导体衬底，具有衬底上表面，在其上形成一个器件；栅电极，具有相对于所说衬底上表面的相对表面，并通过栅绝缘膜与所说半导体衬底电绝缘；沟槽，穿过所说栅电极进入所说半导体衬底而形成，将所说衬底上表面的其它区与用于形成器件的器件区电隔离；第一边界端部，在所说半导体衬底的形成所说沟槽的一部分侧表面的衬底侧表面和所说衬底上表面之间限定该第一边界端部；第二边界端部，在所说栅电极的形成所说沟槽的另一部分侧表面的栅极侧表面和所说相对表面之间限定该第二边界端部；其中所说第一边界端部和所说第二边界端部具有曲率半径不小于30埃的球形形状。

公开(公告)号：CN1395292A

公开(公告)日：2003-02-05

申请号：CN02127569.6

申请日：2002-06-28

Applicant: 株式会社东芝

Inventor： 井口直 ,  角田弘昭 ,  松野光一

IPC: H01L21/283 ,  H01L21/76

CPC classification number: H01L21/28123 ,  H01L21/28247 ,  H01L21/76224 ,  H01L21/76232

Abstract: 一种半导体器件，包括：半导体衬底，具有衬底上表面，在其上形成一个器件；栅电极，具有相对于所说衬底上表面的相对表面，并通过栅绝缘膜与所说半导体衬底电绝缘；沟槽，穿过所说栅电极进入所说半导体衬底而形成，将所说衬底上表面的其它区与用于形成器件的器件区电隔离；第一边界端部，在所说半导体衬底的形成所说沟槽的一部分侧表面的衬底侧表面和所说衬底上表面之间限定该第一边界端部；第二边界端部，在所说栅电极的形成所说沟槽的另一部分侧表面的栅极侧表面和所说相对表面之间限定该第二边界端部；其中所说第一边界端部和所说第二边界端部具有曲率半径不小于30埃的球形形状。

公开(公告)号：CN100543967C

公开(公告)日：2009-09-23

申请号：CN200710153513.6

申请日：2007-09-20

Applicant: 株式会社东芝

Inventor： 松野光一

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/115 ,  H01L21/7682 ,  H01L23/5222 ,  H01L23/53295 ,  H01L27/11521 ,  H01L27/11524 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体装置的制造方法的特征在于：包括在具有上表面的半导体基板的上述上表面形成上部具有半导体层的多个存储单元晶体管的栅极的工序、形成第1氧化硅膜用以填充在上述多个栅极间的工序、除去上述第1氧化硅膜的上部而加工为露出上述栅极的上述半导体层的工序、在上述栅极的上述半导体层的上表面堆积金属层进行合金化而形成金属半导体合金层并除去未作为上述合金层使用的其余的金属层的工序、在上述栅极上和上述栅极间形成第2氧化硅膜的工序即上述第2氧化硅膜的上表面在上述栅极上和上述栅极间的区域上形成在位于比从上述半导体基板的表面到上述栅极的上表面的高度高的位置的工序和在上述第2氧化硅膜上形成氮化硅膜的工序。

公开(公告)号：CN100352010C

公开(公告)日：2007-11-28

申请号：CN200410081855.8

申请日：2002-06-28

Applicant: 株式会社东芝

Inventor： 井口直 ,  角田弘昭 ,  松野光一

IPC: H01L21/283 ,  H01L21/76 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/28123 ,  H01L21/28247 ,  H01L21/76224 ,  H01L21/76232

Abstract: 一种制造半导体器件的制造方法，包括：在半导体衬底上形成栅绝缘膜；在所说栅绝缘膜上形成栅电极，从而与所说半导体衬底电绝缘；腐蚀所说栅电极、所说栅绝缘膜和所说半导体衬底从而形成沟槽，该沟槽将用于形成器件的器件区与所说衬底上表面上的其它区电隔离；在氢气H2和氧气O2气氛中氧化所说半导体衬底的衬底侧表面和所说栅电极的栅极侧表面，该衬底侧表面形成所说沟槽的一部分侧表面，该栅极侧表面形成所说沟槽的另一部分侧表面。

公开(公告)号：CN104009040B

公开(公告)日：2017-04-12

申请号：CN201310399689.5

申请日：2013-09-05

Applicant: 株式会社东芝

Inventor： 坂口武史 ,  杉山裕和 ,  藤井详久 ,  五月女真一 ,  渡部忠兆 ,  松野光一 ,  甲斐直树

IPC: H01L27/115 ,  H01L27/11524

CPC classification number: H01L29/788 ,  H01L21/76224 ,  H01L21/823481 ,  H01L27/088 ,  H01L27/11524 ,  H01L27/11529 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: 本实施方式的半导体装置包括：将半导体基板分离为多个第1元件区域的第1元件分离区域以及隧道绝缘膜、电荷积聚层、电极间绝缘膜和控制栅极电极被顺序层叠在上述第1元件区域之上的多个存储单元。在周边电路区域中包括：将上述半导体基板分离为多个第2元件区域的第2元件分离区域以及栅极绝缘膜、栅极电极被顺序层叠在上述第2元件区域之上的周边晶体管。上述第1元件分离区域具有埋入第1元件分离沟的底部的第1元件分离绝缘膜和在上述第1元件分离绝缘膜与上述电极间绝缘膜之间形成的空隙，上述第2元件分离区域具有埋入第2元件分离沟中的第2元件分离绝缘膜。上述第1元件分离绝缘膜的膜质和上述第2元件分离绝缘膜的膜质不同。

公开(公告)号：CN104009040A

公开(公告)日：2014-08-27

申请号：CN201310399689.5

申请日：2013-09-05

Applicant: 株式会社东芝

Inventor： 坂口武史 ,  杉山裕和 ,  藤井详久 ,  五月女真一 ,  渡部忠兆 ,  松野光一 ,  甲斐直树

IPC: H01L27/115

CPC classification number: H01L29/788 ,  H01L21/76224 ,  H01L21/823481 ,  H01L27/088 ,  H01L27/11524 ,  H01L27/11529 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: 本实施方式的半导体装置包括：将半导体基板分离为多个第1元件区域的第1元件分离区域以及隧道绝缘膜、电荷积聚层、电极间绝缘膜和控制栅极电极被顺序层叠在上述第1元件区域之上的多个存储单元。在周边电路区域中包括：将上述半导体基板分离为多个第2元件区域的第2元件分离区域以及栅极绝缘膜、栅极电极被顺序层叠在上述第2元件区域之上的周边晶体管。上述第1元件分离区域具有埋入第1元件分离沟的底部的第1元件分离绝缘膜和在上述第1元件分离绝缘膜与上述电极间绝缘膜之间形成的空隙，上述第2元件分离区域具有埋入第2元件分离沟中的第2元件分离绝缘膜。上述第1元件分离绝缘膜的膜质和上述第2元件分离绝缘膜的膜质不同。

公开(公告)号：CN1262014C

公开(公告)日：2006-06-28

申请号：CN03155912.3

申请日：2003-08-26

Applicant: 株式会社东芝

Inventor： 松野光一 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 提供一种作用于栅绝缘膜的应力低于现有的，被栅绝缘膜俘获的电子少于现有的半导体器件。本发明实的半导体器件(200)具备：半导体衬底(210)；所述半导体衬底(210)表面上设置的绝缘膜(220)；绝缘膜(220)上形成的浮动栅电极(235)；浮动栅电极(235)上，具有由氧化硅膜(270a)、氮化硅膜(270b)和氧化硅膜(270c)顺序层叠的三层构造的ONO膜(270)；以及ONO膜(270)上形成的控制栅电极(280)，浮动栅电极(235)侧面或控制栅电极(280)侧面包含的平面(P1)与氮化硅膜(270b)侧面包含的平面(P2)之间的间隔是2-5nm。

公开(公告)号：CN1489215A

公开(公告)日：2004-04-14

申请号：CN03155912.3

申请日：2003-08-26

Applicant: 株式会社东芝

Inventor： 松野光一 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 提供一种作用于栅绝缘膜的应力低于现有的，被栅绝缘膜俘获的电子少于现有的半导体器件。本发明实的半导体器件200具备：半导体衬底210；所述半导体衬底210表面上设置的绝缘膜220；绝缘膜220上形成的浮动栅电极235；浮动栅电极235上，具有由氧化硅膜270a、氮化硅膜270b和氧化硅膜270c顺序层叠的三层构造的ONO膜270；以及ONO膜270上形成的控制栅电极280，浮动栅电极235侧面或控制栅电极280侧面包含的平面P1与氮化硅膜270b侧面包含的平面P2之间的间隔是5nm以下。